FPGA设计需要掌握的几个重要知识点

FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元(LE)。

现在的FPGA不仅包含以前的LE,RAM也更大更快更灵活，管教IOB也更加的复杂，支持的IO类型也更多，而且内部还集成了一些特殊功能单元，包括以下部分：

DSP:实际上就是乘加器，FPGA内部可以集成多个乘加器，而一般的DSP芯片往往每个core只有一个。换言之，FPGA可以更容易实现多个DSP core功能。在某些需要大量乘加计算的场合，往往多个乘加器并行工作的速度可以远远超过一个高速乘加器。

SERDES:高速串行接口。将来PCI-E、XAUI、HT、S-ATA等高速串行接口会越来越多。有了SERDES模块，FPGA可以很容易将这些高速串行接口集成进来，无需再购买专门的接口芯片。

CPU core:分为2种，软core和硬core.软core是用逻辑代码写的CPU模块，可以在任何资源足够的FPGA中实现，使用非常灵活。而且在大容量的FPGA中还可以集成多个软core,实现多核并行处理。硬core是在特定的FPGA内部做好的CPU core,优点是速度快、性能好，缺点是不够灵活。

不过，FPGA还是有缺点。对于某些高主频的应用，FPGA就无能为力了。现在虽然理论上FPGA可以支持的500MHz,但在实际设计中，往往200MHz以上工作频率就很难实现了。好了，下面步入正题：FPGA的设计要点。

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FPGA发展史

FPGA的发展历史如下图所示。相对于PROM、PAL/GAL、CPLD而言，FPGA规模更大性能更高。

图1 FPGA发展史

FPGA芯片主流生产厂家包括Xilinx、Altera、Lattice、Microsemi，其中前两家的市场份额合计达到88%。目前FPGA主流厂商全部为美国厂商。国产FPGA由于研发起步较美国晚至少20年，目前还处于成长期，仅限于低端，在通信市场还没有成熟应用。

2015年12月，Intel公司斥资167亿美元收购了Altera公司。Altera被收购后不久即制定了英特尔处理器与FPGA集成的产品路线图。这两种产品集成的好处是可以提供创新的异构多核架构，适应例如人工智能等新市场的需求，同时能大幅缩减功耗。

图2 FPGA在电信领域的应用历史

FPGA在航天、军工、电信领域有非常成熟和广泛的应用。以电信领域为例，在电信设备一体机阶段，FPGA由于其编程的灵活性以及高性能被应用网络协议解析以及接口转换。

在NFV(NetworkFunction Virtualization阶段，FPGA基于通用服务器和Hypervisor实现网元数据面5倍的性能提升，同时能够被通用Openstack框架管理编排。

在云时代，FPGA已经被作为基本IaaS资源在公有云提供开发服务和加速服务，AWS、华为、BAT均有类似通用服务提供。

截至目前，Intel的Stratix 10器件已被成功应用于微软实时人工智能云平台Brainwave项目。

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FPGA整体结构

FPGA架构主要包括可配置逻辑块CLB(Configurable Logic Block)、输入输出块IOB(Input Output Block)、内部连线(Interconnect)和其它内嵌单元四个部分。

CLB是FPGA的基本逻辑单元。实际数量和特性会依器件的不同而改变，但是每个CLB都包含一个由4或6个输入、若干选择电路(多路复用器等)和触发器组成的可配置开关矩阵。开关矩阵具有高度的灵活性，经配置可以处理组合型逻辑、移位寄存器或 RAM。

FPGA可支持许多种I/O标准，因而可以为系统设计提供理想的接口桥接。FPGA 内的I/O按bank分组，每个bank能独立支持不同的I/O标准。目前最先进的FPGA提供了十多个I/O bank，能够提供灵活的I/O支持。

CLB 提供了逻辑性能，灵活的互连布线则负责在CLB和I/O之间传递信号。布线有几种类型，从设计用于专门实现 CLB 互连(短线资源)、到器件内的高速水平和垂直长线(长线资源)、再到时钟与其它全局信号的全局低skew布线(全局性专用布线资源)。一般，各厂家设计软件会将互连布线任务隐藏起来，用户根本看不到，从而大幅降低了设计复杂性。

内嵌硬核单元包括RAM、DSP、DCM(数字时钟管理模块)及其它特定接口硬核等，FPGA器件内部结构如下示意图。

图3 FPGA器件内部结构图

一般来说，器件型号数字越大，表示器件能提供的逻辑资源规模越大。在FPGA器件选型时，用户需要对照此表格，根据业务对逻辑资源(CLB)、内部BlockRAM、接口(高速Serdes对数)、数字信号处理(DSP硬核数)以及今后扩展等多方面的需求，综合考虑项目最合适的逻辑器件。

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FPGA开发流程

FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。FPGA的开发流程一般如下图所示，包括功能定义/器件选型、设计输入、功能仿真、逻辑综合、布局布线与实现、编程调试等主要步骤。

1、功能定义/器件选型：在FPGA设计项目开始之前，必须有系统功能的定义和模块的划分，另外就是要根据任务要求，如系统的功能和复杂度，对工作速度和器件本身的资源、成本、以及连线的可布性等方面进行权衡，选择合适的设计方案和合适的器件类型。

2、 设计输入：设计输入指使用硬件描述语言将所设计的系统或电路用代码表述出来。最常用的硬件描述语言是Verilog HDL。

3、 功能仿真：功能仿真指在逻辑综合之前对用户所设计的电路进行逻辑功能验证。仿真前，需要搭建好测试平台并准备好测试激励，仿真结果将会生成报告文件和输出信号波形，从中便可以观察各个节点信号的变化。如果发现错误，则返回设计修改逻辑设计。常用仿真工具有Model Tech公司的ModelSim、Sysnopsys公司的VCS等软件。

4、 逻辑综合：所谓综合就是将较高级抽象层次的描述转化成较低层次的描述。综合优化根据目标与要求优化所生成的逻辑连接，使层次设计平面化，供FPGA布局布线软件进行实现。就目前的层次来看，综合优化是指将设计输入编译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表，而并非真实的门级电路。

真实具体的门级电路需要利用FPGA制造商的布局布线功能，根据综合后生成的标准门级结构网表来产生。为了能转换成标准的门级结构网表，HDL程序的编写必须符合特定综合器所要求的风格。常用的综合工具有Synplicity公司的Synplify/Synplify Pro软件以及各个FPGA厂家自己推出的综合开发工具。

5、布局布线与实现：布局布线可理解为利用实现工具把逻辑映射到目标器件结构的资源中，决定逻辑的最佳布局，选择逻辑与输入输出功能链接的布线通道进行连线，并产生相应文件(如配置文件与相关报告);实现是将综合生成的逻辑网表配置到具体的FPGA芯片上。由于只有FPGA芯片生产商对芯片结构最为了解，所以布局布线必须选择芯片开发商提供的工具。

6、编程调试：设计的最后一步就是编程调试。芯片编程是指产生使用的数据文件(位数据流文件，Bitstream Generaon)，将编程数据加载到FPGA芯片中;之后便可进行上板测试。最后将FPGA文件(如.bit文件)从电脑下载到单板上的FPGA芯片中。

1. 面积与速度的平衡与互换

这里的面积指一个设计消耗FPGA/CPLD的逻辑资源的数量，对于FPGA可以用消耗的FF(触发器)和LUT(查找表)来衡量，更一般的衡量方式可以用设计所占的等价逻辑门数。

面积和速度这两个指标贯穿FPGA/CPLD设计的时钟，是设计质量的评价的终极标准 —— 面积和速度是一对对立统一的矛盾体。

要求一个同时具备设计面积最小、运行频率最高是不现实的。更科学的设计目标应该是在满足设计时序要求(包括对设计频率的要求)的前提下，占用最小的芯片面积。或者在所规定的面积下，是设计的时序余量更大、频率跑的更高。这两种目标充分体现了面积和速度的平衡的思想。

作为矛盾的两个组成部分，面积和速度的地位是不一样的。相比之下，满足时序、工作频率的要求更重要一些，当两者冲突时，采用速度优先的准则。

从理论上讲，如果一个设计时序余量较大，所能跑的速度远远高于设计要求，那么就通过功能模块的复用来减少整个设计消耗的芯片面积，这就是用速度的优势换取面积的节约。反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么一般可以通过将数据流串并转换，并行复制多个操作模块，对整个设计采取乒乓操作和串并转换的思想运行。

2. 硬件原则

硬件原则主要针对HDL代码编写而言：Verilog是采用了C语言形式的硬件的抽象，它的本质作用在于描述硬件，它的最终实现结果是芯片内部的实际电路。所以评判一段HDL代码的优劣的最终标准是：其描述并实现的硬件电路的性能，包括面积和速度两个方面。

评价一个设计的代码水平较高，仅仅是说这个设计是由硬件想HDL代码这种表现形式的转换更加流畅、合理。而一个设计最终性能，在更大程度上取决于设计工程师所构想的硬件实现方案的效率以及合理性。(HDL代码仅仅是硬件设计的表达形式之一)

初学者片面追求代码的整洁、简短，是错误的，是与HDL的标准背道而驰的。正确的编码方法，首先要做到对所需实现的硬件电路胸有成竹，对该部分的硬件的结构和连接十分清晰，然后再用适当的HDL语句表达出来即可。

另外，Verilog作为一种HDL语言，是分层次的。系统级--算法级--寄存器传输级--逻辑级--门级--开关级。构建优先级树会消耗大量的组合逻辑，所以如果能够使用case的地方，尽量使用case代替if.....else......

3. 系统原则

系统原则包含两个层次的含义：更高层面上看，是一个硬件系统，一块单板如何进行模块花费和任务分配，什么样的算法和功能适合放在FPGA里面实现，什么样的算法和功能适合放在DSP/CPU里面实现，以及FPGA的规模估算数据接口设计等。具体到FPGA设计就要对设计的全局有个宏观上的合理安排，比如时钟域、模块复用、约束、面积、速度等问题，在系统上模块的优化最为重要。

一般来说实时性要求高，频率快的功能模块适合FPGA实现。而FPGA和CPLD相比，更适合实现规模较大、频率较高、寄存器较多的设计。使用FPGA/CPLD设计时，应该对芯片内部的各种底层硬件资源，和可用的设计资源有一个较深刻的认识。

比如FPGA一般触发器资源丰富，CPLD的组合逻辑资源更加丰富。FPGA/CPLD一般是由底层可编程硬件单元、BRAM、布线资源、可配置IO单元、时钟资源等构成。

底层可编程硬件单元一般由触发器和查找表组成。Xilinx的底层可编程硬件资源较SLICE，由两个FF和2个LUT构成。Altera的底层硬件资源叫LE，由1个FF和1个LUT构成。使用片内RAN可以实现单口RAM、双口RAM、同步/异步FIFO、ROM、CAM等常用单元模块。

一般的FPGA系统规划的简化流程

4. 同步设计原则

异步电路的逻辑核心是用组合逻辑电路实现，比如异步的FIFO/RAM读写信号，地址译码等电路。电路的主要信号、输出信号等并不依赖于任何一个时钟性信号，不是由时钟信号驱动FF产生的。异步时序电路的最大缺点是容易产生毛刺，在布局布线后仿真和用逻辑分析仪观测实际信号时，这种毛刺尤其明显。

同步时序电路的核心逻辑用各种各样的触发器实现，电路的主要信号、输出信号都是由某个时钟沿驱动触发器产生出来的。同步时序电路可以很好的避免毛刺，布局布线后仿真，和用逻辑分析仪采样实际工作信号都没有毛刺。

是否时序电路一定比异步电路使用更多的资源呢?从单纯的ASCI设计来看，大约需要7个门来实现一个D触发器，而一个门即可实现一个2输入与非门，所以一般来说，同步时序电路比异步电路占用更大的面积。(FPGA/CPLD中不同，主要是因为单元块的计算方式)

如何实现同步时序电路的延时?异步电路产生延时的一般方法是插入一个Buffer、两级与非门等，这种延时调整手段是不适用同步时序设计思想的。首先要明确一点HDL语法中的延时控制语法，是行为级的代码描述，常用于仿真测试激励，但是在电路综合是会被忽略，并不能启动延时作用。

5. 乒乓操作

“ 乒乓操作 ” 是一个常常应用于数据流控制的处理技巧，乒乓操作的处理流程为：输入数据流通过 “ 输入数据选择单元 ” 将数据流等时分配到两个数据缓冲区，数据缓冲模块可以为任何存储模块，比较常用的存储单元为双口 RAM(DPRAM) 、单口 RAM(SPRAM) 、 FIFO 等。

在第一个缓冲周期，将输入的数据流缓存到 “ 数据缓冲模块 1” ;在第 2 个缓冲周期，通过 “ 输入数据选择单元 ” 的切换，将输入的数据流缓存到 “ 数据缓冲模块 2” ，同时将 “ 数据缓冲模块 1” 缓存的第 1 个周期数据通过 “ 输入数据选择单元 ” 的选择，送到 “ 数据流运算处理模块 ” 进行运算处理;在第 3 个缓冲周期通过 “ 输入数据选择单元 ” 的再次切换，将输入的数据流缓存到 “ 数据缓冲模块 1” ，同时将 “ 数据缓冲模块 2” 缓存的第 2 个周期的数据通过 “ 输入数据选择单元 ” 切换，送到 “ 数据流运算处理模块 ” 进行运算处理。如此循环。

6. 串并转换设计技巧

串并转换是 FPGA 设计的一个重要技巧，它是数据流处理的常用手段，也是面积与速度互换思想的直接体现。串并转换的实现方法多种多样，根据数据的排序和数量的要求，可以选用寄存器、 RAM 等实现。

前面在乒乓操作的图例中，就是通过 DPRAM 实现了数据流的串并转换，而且由于使用了 DPRAM ，数据的缓冲区可以开得很大，对于数量比较小的设计可以采用寄存器完成串并转换。如无特殊需求，应该用同步时序设计完成串并之间的转换。比如数据从串行到并行，数据排列顺序是高位在前，可以用下面的编码实现：prl_temp<={prl_temp,srl_in}。

其中， prl_temp 是并行输出缓存寄存器， srl_in 是串行数据输入。对于排列顺序有规定的串并转换，可以用 case 语句判断实现。对于复杂的串并转换，还可以用状态机实现。串并转换的方法比较简单，在此不必赘述。

7. 流水线操作设计思想

首先需要声明的是，这里所讲述的流水线是指一种处理流程和顺序操作的设计思想，并非 FPGA 、 ASIC 设计中优化时序所用的 “Pipelining” 。

流水线处理是高速设计中的一个常用设计手段。如果某个设计的处理流程分为若干步骤，而且整个数据处理是 “ 单流向 ” 的，即没有反馈或者迭代运算，前一个步骤的输出是下一个步骤的输入，则可以考虑采用流水线设计方法来提高系统的工作频率。

8.流水线设计的结构

流水线设计的结构示意图如图所示。其基本结构为：将适当划分的 n 个操作步骤单流向串联起来。流水线操作的最大特点和要求是，数据流在各个步骤的处理从时间上看是连续的，如果将每个操作步骤简化假设为通过一个 D 触发器 ( 就是用寄存器打一个节拍 ) ，那么流水线操作就类似一个移位寄存器组，数据流依次流经 D 触发器，完成每个步骤的操作。

数据接口的同步方法数据接口的同步是 FPGA/CPLD 设计的一个常见问题，也是一个重点和难点，很多设计不稳定都是源于数据接口的同步有问题。在电路图设计阶段，一些工程师手工加入 BUFT 或者非门调整数据延迟，从而保证本级模块的时钟对上级模块数据的建立、保持时间要求。

还有一些工程师为了有稳定的采样，生成了很多相差 90 度的时钟信号，时而用正沿打一下数据，时而用负沿打一下数据，用以调整数据的采样位置。这两种做法都十分不可取，因为一旦芯片更新换代或者移植到其它芯片 组的芯片上，采样实现必须重新设计。而且，这两种做法造成电路实现的余量不够，一旦外界条件变换 ( 比如温度升高 ) ，采样时序就有可能完全紊乱，造成电路瘫痪。

设计数据接口同步是否需要添加约束?建议最好添加适当的约束，特别是对于高速设计，一定要对周期、建立、保持时间等添加相应的约束。这里附加约束的作用有两点：提高设计的工作频率，满足接口数据同步要求;获得正确的时序分析报告。