从填补“硬仿”空白到链接IP生态：思尔芯陈英仁详解国产EDA的进阶之路

芯片设计中，一个小小的验证失误可能导致数亿美元的损失和数月的延误。随着AI计算的迅猛发展，芯片复杂度呈指数级增长，如何在流片前高效验证硬件和软件，成为芯片设计者的关键需求。而思尔芯（S2C）以20年工匠精神，专注于FPGA原型验证和硬件仿真解决方案，帮助芯片企业加速从架构设计到系统验证的全流程。

在近日召开的ICCAD2025上，思尔芯受邀参展，系统地展示了完整数字EDA解决方案，涵盖架构设计、软件仿真、硬件仿真、原型验证、数字调试、EDA云等工具与服务。我们也有幸采访到了思尔芯的副总裁陈英仁。他针对思尔芯的龙头产品原型验证系统以及新一代双模式硬件仿真系统等进行了精彩的分享。

从“单点突围”到“全流程闭环”，思尔芯创新双模式迎战AI芯片设计难题

过去二十年，思尔芯在原型验证领域已积累了深厚的市场基础。然而，面对日益复杂的芯片架构，单一的验证手段已难以满足从架构定义到系统验证的全部需求。

陈英仁指出，思尔芯已完成从单一产品线向全流程EDA生态的进化。目前的解决方案不仅包含传统的原型验证，还融合了架构设计阶段的虚拟原型（Virtual Prototyping）、软件仿真、形式验证以及两年前推出的硬件仿真产品（如“芯神鼎”），并辅以自研的调试工具，构成了完整的验证闭环。

这种全流程的价值在于工具间的协同效应。陈英仁介绍，在设计初期的规划阶段，虚拟原型工具可与硬件仿真或原型验证搭配，利用已有的RTL代码或IP，通过硬件加速验证（HAV）实现快速运行，从而在早期完成架构定义与评估。

特别值得关注的是，思尔芯在硬件仿真领域的突破，填补了国内市场的关键空白。陈英仁坦言，硬件仿真因其具备深度调试能力，是芯片设计后期不可或缺的工具。此前，该领域长期被Cadence（Palladium系列）和Synopsys等国际巨头主导。随着思尔芯相关产品的成熟与推向市场，不仅打破了垄断，更为国产芯片的自主可控提供了强有力的支撑。

面对AI芯片设计复杂度激增、算法变动剧烈以及软件生态紧耦合的现状，传统的验证手段正面临算力与成本的双重压力。陈英仁认为，AI的不可逆趋势要求验证工具必须具备更快的迭代速度和更大的容量支持。

针对这一痛点，思尔芯打出了一套“硬件升级+架构创新+软件优化”的组合拳：

1. 硬件层面的极速迭代： 针对AI大模型带来的容量挑战，思尔芯推出了基于全球最大容量FPGA的硬件仿真新品——OmniDrive OD。该产品目前正在客户侧进行测试，凭借超大容量与强算法支持，专门应对复杂AI芯片的验证需求。

2. “一鱼两吃”的双模式架构： 为了帮助客户降本增效，陈英仁重点介绍了思尔芯创新的“双模式”验证平台。他解释道，硬件仿真（重调试、速度慢）与原型验证（重速度、调试弱）在底层FPGA硬件上本质相通。思尔芯通过“同一套底层硬件+不同软件配置”的方式，让客户仅需一次投资，即可灵活切换两种模式。这种“一鱼两吃”的方案，极大降低了客户在设备采购上的资金压力。

3. 突破内存瓶颈的RCF分割技术： 在软件层面，针对超大规模设计往往导致软件处理内存溢出（Out of Memory）的难题，思尔芯推出了大规模设计的分割流程RCF（RTL Compile Flow）。不同于传统在网表生成后进行分割的低效模式，RCF技术直接在RTL代码层面进行切割，实现了综合与布局布线的并行处理。这一技术突破显著加速了整体开发流程，为AI及大数据类芯片的高效验证铺平了道路。

RISC-V 繁荣背后的“碎片化”挑战：思尔芯携手IP厂商破局验证难题

随着RISC-V架构在全球范围内的迅速崛起，其开源、灵活的特性吸引了无数芯片设计企业的目光。然而，这种灵活性是一把双刃剑：在推动创新的同时，也带来了设计“碎片化”和选型困难的行业痛点。在这一背景下，EDA验证工具不仅是设计流程的“质检员”，更成为了连接IP厂商与下游客户信任的桥梁。

针对专访环节中记者关心的RISC-V和IP生态等话题，陈英仁也分享了其洞察。

陈英仁指出，同为处理器架构，RISC-V与ARM（指基于两者指令集架构的芯片设计）本质上都高度依赖原型验证来实现软硬件协同开发与高速运行。但在架构生态上的根本差异，决定了验证重点的不同。

ARM架构以高度标准化著称，虽然生态统一，但留给厂商的调整空间有限。相比之下，RISC-V的核心优势在于“指令集扩展能力（Expansion Ability）”。陈英仁分析道，RISC-V允许厂商根据特定需求添加特殊指令，这种极高的自由度导致了市场上RISC-V版本“五花八门”。

这种百花齐放的局面引发了显著的“碎片化”问题。面对市场上众多的RISC-V IP供应商和各异的版本，下游芯片设计公司往往面临“选择困难症”。此时，验证工具的角色发生了微妙的变化——它不再仅仅是一个调试工具，更成为了IP厂商展示实力、消除客户疑虑的关键载体。

“IP厂商需要提供一个载体，直观地让客户评估其最新的IP。”陈英仁分享，“我们也看到了很多这方面的客户需求。”

在RISC-V生态中，IP厂商若想在竞争中脱颖而出，必须证明其自定义指令集的性能与稳定性。思尔芯的原型验证平台正是充当了这一“舞台”。通过将IP移植到思尔芯的高性能原型验证平台上，IP厂商可以进行实时的演示（Demo）或跑分，让下游客户“眼见为实”。这种“载体”作用，有效地降低了客户的决策门槛，加速了新技术的落地应用。

在提升芯片设计验证效率的道路上，单纯依靠EDA工具厂商的力量是远远不够的。陈英仁表示，思尔芯正积极构建与IP厂商（如芯动科技等）“相辅相成”的生态系统。

这种合作不仅体现在提供验证硬件上，更深入到了接口适配与解决方案层面。例如，针对高速接口IP，思尔芯通过提供配套的降速桥（Speed Adaptor）等产品，解决了IP验证中的物理连接难题。

更为关键的是，双方在应对超大规模设计时的深度协同。陈英仁举例称，面对16核甚至32核的RISC-V高性能处理器设计，如何进行有效的逻辑分割（Partitioning）是一大挑战。思尔芯采取了“前置合作”的策略，在产品推向最终客户前，便与IP厂商协同工作，先行探索出高品质、高性能的分割方案。

结语

从应对AI芯片算力爆炸带来的“容量焦虑”，到解决RISC-V架构灵活多变引发的“碎片化困局”，思尔芯正在通过技术与生态的双轮驱动，重新定义国产EDA验证工具的价值边界。

陈英仁的分享清晰地勾勒出思尔芯的战略图景：在纵向上，通过推出填补国内空白的硬件仿真产品（OmniDrive）及创新的“双模式”架构，打通从虚拟原型到系统验证的全流程闭环；在横向上，通过“农村包围城市”的市场策略与深度绑定的IP生态合作，编织起一张覆盖全球客户与产业链上下游的协作网。在半导体产业迈向自主可控与架构创新的关键周期，思尔芯不仅是验证工具的提供者，更正在成为连接算力与架构、缩短芯片从设计到落地距离的关键护航者。未来，随着AI技术进一步融入分割与调试流程，这套日益成熟的验证生态体系，必将为中国乃至全球的数字芯片产业注入更强劲的加速动力。