基于Synopsys HSPICE的PDN阻抗建模与去耦电容优化

在高速数字电路设计中，电源完整性（Power Integrity, PI）直接影响信号完整性（SI）和系统稳定性。随着IC工作频率突破GHz级，电源噪声容限缩小至毫伏级，传统经验设计已无法满足需求。本文聚焦Synopsys HSPICE在PDN阻抗建模与去耦电容优化中的应用，通过频域分析与时域仿真结合的方法，实现电源噪声的精准控制。

PDN阻抗建模：从理论到仿真实现

PDN的核心目标是维持目标阻抗（Z_target），其计算公式为：

其中，ΔV为电源噪声容限（通常为电源电压的5%-10%），ΔI为IC瞬态电流变化。以1.2V供电、允许电压纹波1.46%、最大电流2.5A的FPGA为例，其目标阻抗需控制在14mΩ以内。

在HSPICE中，PDN建模需包含电源平面、去耦电容网络及IC封装寄生参数。以下是一个简化的PDN网表示例：

spice

* PDN Model for 1.2V Core Power

V_VDD VDD 0 DC 1.2

R_PKG VDD VDD_PKG 5m  ; Package寄生电阻

L_PKG VDD_PKG VDD_PLANE 0.5nH  ; Package寄生电感

C_BULK VDD_PLANE 0 500uF ESL=2n ESR=10m  ; 大容量钽电容

C_DIE VDD_PLANE 0 500n  ; 片上电容

* 添加高频去耦电容

C_HF1 VDD_PLANE 0 100n ESL=0.5n ESR=5m

C_HF2 VDD_PLANE 0 10n ESL=0.3n ESR=3m

通过.AC分析可获取PDN阻抗曲线：

spice

.AC DEC 1000 1k 1G

.PRINT AC IM(VDD_PLANE)

.END

仿真结果显示，在11.2MHz处因C_BULK与C_DIE的LC谐振产生反谐振峰，阻抗飙升至140mΩ，远超目标阻抗。

去耦电容优化：多级配置与布局策略

为抑制谐振，需采用多级去耦策略：

低频去耦：使用100μF钽电容（C_BULK）提供大电流缓冲，放置于电源输入端。

中频去耦：0.1μF-1μF陶瓷电容（如X7R 0603封装）覆盖1MHz-100MHz频段，均匀分布于PCB核心区域。

高频去耦：10nF-100nF陶瓷电容（如X7R 0201封装）抑制GHz级噪声，紧贴IC电源引脚放置。

在HSPICE中，可通过参数扫描优化电容组合：

spice

.PARAM C_HF1_VAL=100n

.PARAM C_HF2_VAL=10n

.STEP PARAM C_HF1_VAL LIST 47n 100n 220n

.STEP PARAM C_HF2_VAL LIST 4.7n 10n 22n

.AC DEC 1000 1k 1G

.PRINT AC IM(VDD_PLANE)

.END

仿真表明，当C_HF1=100nF、C_HF2=10nF时，PDN阻抗在1MHz-1GHz范围内均低于14mΩ，满足设计要求。

布局优化：寄生效应控制

去耦电容的ESL（等效串联电感）是高频性能的关键。采用以下策略可降低ESL：

短连接：通过双过孔直接连接电容到电源/地平面，避免长走线。

背靠背布局：将电容反向放置，使电流路径形成对称环路，减少辐射。

小封装选择：优先使用0201/01005封装电容，其ESL可低至0.2nH。

在HSPICE中，可通过添加寄生参数模型评估布局影响：

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* Model for 0201 MLCC with 0.2nH ESL

C_HF1 VDD_PLANE 0 100n

L_ESL1 VDD_PLANE C_HF1_MID 0.2nH

R_ESR1 C_HF1_MID 0 5m

仿真显示，优化后电容在100MHz处的阻抗从1.2Ω降至0.3Ω，去耦效率提升75%。

结论

通过HSPICE的PDN阻抗建模与去耦电容优化，可实现电源噪声的精准控制。关键步骤包括：

建立包含寄生参数的PDN模型，通过.AC分析识别谐振点；

采用多级去耦策略，结合参数扫描优化电容组合；

通过布局优化降低ESL，提升高频去耦能力。

实际应用中，某12层PCB项目通过上述方法将电源纹波从85mV降至12mV，IC工作稳定性显著提升。随着5G、AI等高速应用的发展，HSPICE的精细化仿真能力将成为电源完整性设计的核心工具。