高速数据转换系统对时钟和数据传输的性能要求

随着今天模数转换器的数据转换采样速度进入到每秒千兆次采样(GSPS)，系统需要能够支持这样高的转换速度，模拟器件必须产生和放大高频信号。除了模拟信号路径外，设计师需要完全了解采样时钟和高比特率数据获取电路方面。信号路径设计师将为这两个关键的方面提供建议方案。下面的信息与需要高性能ADC的系统紧密相关。

时钟源

在高速数据转换系统中一个最重要的子系统是时钟源，这是因为时钟信号的时序准确性可以直接影响ADC的动态特性。为减少这种影响，ADC时钟源必须表现出非常低的时序抖动或相位噪声。如果在选择时钟电路时没有考虑到这种因素，无论前端模拟电路或者ADC的质量有多高，系统可能表现出很差的动态性能。优良的时钟将总能在精确的时钟间隔内出现时钟沿的转换。实际上，时钟边沿到达的时间间隙总是在不断变化的，这种时序的不确定性带来的结果是采样波形的信噪比会受到数据转换过程的影响。

                                         图1：PLL与VCO时钟系统。

可以容忍的最大时钟抖动为抖动噪声超过量化噪声(1/2LSB)前的时钟抖动。这可以用下面的公式定义：

如果优化输入电压(VIN)使之等于ADC的输入电压范围(VINFSR)，那么抖动要求成为ADC分辨率(N位)和被采样的输入频率(fin)的一个因子。
对于达到奈奎斯特速率(对于1GSPS转换速率为500MHz)的输入频率，总的抖动要求是：

这个值代表了来自所有抖动源的总抖动。ADC器件本身导致的一个抖动源称为窗口抖动(aperture jitter)，这是输入采样和器件的保持电路相关的一种时序不确定性，在确定时钟源允许的最大时钟抖动时，需要考虑这种不确定性。

时钟电路抖动=(Tj(rms)2-(ADC(窗口抖动)2))1/2

以ADC08D1000为例，窗口抖动在数据手册中给定的值为0.4ps，这个值将ADC时钟的抖动标准限制到-1.1ps。

然而，当用在数据转换系统中时，将振荡器的性能数据与规范要求简单地匹配或许并不足以获得期望的结果。这是因为频率分量也扮演着重要的作用。因此，用频谱分析仪来对时钟信号进行检查很重要，并确保与基本频率相关的能量没有在很大的范围内扩展。延伸到更高频率的毛刺可能很明显，也将会对性能产生直接的影响。

图1显示了针对ADC08D1000的推荐时钟电路，由一个锁相环器件(LMX2312)连接到可变电感压控振荡器(VCO)组成。PLL和VCO维持达到奈奎斯特输入频率ADC08D1000要求的信噪比(46dB)。

数据获取

对信号进行高频(1GSPS及以上)采样意味着转换所产生的数字输出数据必须储存起来，或者至少快速地转移。处理每秒超过一亿次转换的两个关键问题是系统中数字器件之间的信号完整性，以及每个时钟周期数据转移的速度。
为使数字输出信号完整性最大化，高速ADC使用低电压差分信号(或者LVDS)传输(见图2)。

                             图2：典型的LVDS电路。

LVDS信号传输方法的主要优点是以非常低的功率预算实现高数据速率，对每个将通过一个电路板或者电缆传输的分离信号采用两条连线来实现这种低功耗。每条线上的电压变化的方向互相相反，且与像CMOS或者TTL这样的单端信号相比信号的强度比较小(一般为350mV)。这是因为差分电路固有的抗噪声能力，因此可以使用低电压摆幅信号。这反过来意味着信号频率可以更快，因为信号的上升时间更短了。

电路板上传输差分波形的信号线应该设计成具有100Ω的特征阻抗(LVDS标准所定义的值)，这些线在接收器端用100Ω的电阻来进行端接以与线路匹配。通过发射器电路上的电流源在100Ω的电阻上流过3.5mA的电流，产生一个信号电压，提供350mV的信号摆幅，供接收电路检测。

高速发送数据只是问题的一半，还需要考虑将数据存储在存储器阵列中以作后
续处理。ADC对其每个通道提供一个解复用的数据输出。器件不是提供一个运行在等于采样速度的单一8位总线，而是同时在两个8位数据总线上输出两个连续采样。这种方法将数据速率减半，但是增加了数据位数，对于一个1GSPS的采样速率，来自ADC的转换数据输出速度为500MHz。即使在这种降低的速度下，大多数分立存储器或者FPGA内部存储器在可靠获取这个数据上也存在问题。因此使用DDR非常有利，因为DDR在时钟的上升和下降沿都输出数据。尽管数据速率对于DDR信号传输来说不变，时钟频率减半，达到更便于管理的250MHz，这个频率在CMOS存储电路的范围内。在数据能保存在存储器之前，需要在输入到FPGA器件中间采用一个数据锁存器对。第一个锁存器使用同步数据时钟，而第二个锁存器使用180度异相的时钟，或者反向数据时钟(见图3)。

                                     图3：FPGA数据获取架构框图。

为简化这种时钟要求，FPGA带有一种以PLL(锁相环)或者DLL(延时锁定环)形式实现的数字时钟管理器。这些器件允许在内部产生时钟信号，这些时钟信号能与输入时钟信号锁定，提供相位延时间隔为0、90、180和270度。这种时钟管理功能允许DDR时钟方案通过提供一种精确的180度移相时钟来有效工作。这反过来允许输入数据与下降沿同步，以能可靠地获取到数据锁存器中。
在锁存之后，输入数据可以被传输到FIFO存储器或者Block RAM。在这里，数据可以以很低的速度轻易地被系统微控制器获得，以进行获取后的处理。