Cadence逻辑设计解决方案

随着设计复杂度的提高和逻辑设计工艺尺寸的缩小，前端设计人员面临着越来越多的设计挑战，这些挑战为已经非常紧张的设计工期带来了更多的风险: 器件对低功耗的需求、日益扩大的设计与验证之间的脱节、以及逻辑－物理建模鸿沟等等。目前，设计团队只能通过一种串行的、特定的、高重复性的方法来解决这些问题。

总之，这些设计挑战严重影响了设计进度的可预测性，并加剧了产品开发的易变性。因此，逻辑设计人员急需一种全新的设计方法来高效地设计、验证和实现RTL模块和芯片级设计。同时，这种并发的、具有高度可预测性的流程不应破坏现有设计和验证过程。

“快速上市的压力加上日益增长的设计复杂性，带来了很多挑战。将逻辑设计团队采用的可靠的前端验证和实现技术与系统仿真完美结合，让我们能够不断跟上复杂的变化。 我们的项目团队能非常好地利用这种前端和系统方法的结合, 降低了总产品风险，并提升了从系统架构计划到逻辑设计和验证到系统级闭合的执行效率。

Jerry Alston,

高级副总裁

QLogIC Corporation

Cadence Logic DesignTeam Solution能够将原来由逻辑设计人员进行的早期验证和前端物理实现任务结合到一套以目标为导向的子流程中。这个集成设计环境包含了很多业界首创的设计方法，如自动实现面向设计目标的并行管理。该解决方案组成如下：

· Design Management — 提供一个自动化的计划和以指标为导向的管理解决方案，并依据功能性、性能、功耗、尺寸和工期等方面的要求对设计进展进行跟踪，带来前所未有的从计划到闭合的可预测性。

· Design with Verification — 以集成的方式为设计团队提供前期的设计验证和功耗管理， 包括基于断言的形式分析解决方案、自动模拟、加速和验证管理。该解决方案为多语言设计环境，支持SystemVerilog。

· Design with Power — 为逻辑设计人员提供业界首创的具有功耗意识的设计和验证解决方案，具有集成化和易于管理的特点。它能实现低功耗设计结构的逻辑确认，提高设计质量和设计人员的生产力。

· Design with Test — 与逻辑设计过程无缝集成，有助于最小的重复性为纳米级工艺技术开发出高质量的测试基础架构。

· Design with Physical — 借助在逻辑设计环境中实际使用的物理实现引擎来进行精确的时序估计，从而减少逻辑－物理迭代次数。

· Design Logical Signoff — 对静态时序、等效和时序约束进行整体的后端检查，有助于提高前端设计收敛的可预测性和可靠性。

“在Kawasaki微电子，我们依靠Encounter测试技术进行深亚微米器件的设计和制造，这些器件是我们所在的低功耗消费产品和高性能信息技术市场不可或缺的。Cadence Logic Design Team Solution的成效极其设计和测试方面都让我们非常满意。它在可测试性和综合、验证、时序分析之间的高度集成和配合将会进一步加快我们的产品上市时间，减少设计反复性，提高上市产品的质量，并提高成品率。”

Yoshito Muraishi,

CAD 开发主管

Kawasaki Microelectronics, Inc.

Cadence Logic Design Team Solution 是一种能够对前端设计提供早期、全面并行的以指标为导向的设计管理方案。该解决方案的构建模块将为Encounter平台的逻辑设计团队量身定制的产品和Incisive平台的Incisive Design Team产品系列相集成。这些技术可与Incisive Enterprise产品系列集成以实现多领域协同验证，其后端实现流程还能与Encounter数字设计平台的产品实现无缝集成。

通过将这些先进的技术紧密集成起来，Cadence公司为前端设计过程带来了一场革命。逻辑设计人员们能够更早地应对各种设计挑战，减少设计迭代次数，提高团队生产力，降低项目进度的不确定性和风险。