PCB设计几个常见问题

一、请问，模拟电源处滤波经常是用LC电路。但是，我发现有时LC比RC滤波效果差，请问这是为什么，滤波时选用电感，电容值方法是什么？
答：LC与RC滤波效果比较必须考虑所要滤掉频带与电感值选择是否恰当。 因为电感感抗大小与电感值和频率有关。如果电源噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC。但是，使用RC滤波要付出代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受功率。
电感值选用除了考虑所想滤掉噪声频率外，还要考虑瞬时电流反应能力。如果LC输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感速度，增加纹波噪声。电容值则和所能容忍纹波噪声规范值大小有关。纹波噪声值要求越小，电容值会较大。而电容ESR/ESL也会有影响。
另外，如果这LC是放在开关式电源输出端时，还要注意此LC所产生极点零点(pole/zero)对负反馈控制回路稳定度影响。
二、在电路板尺寸固定情况下，如果设计中需要容纳更多功能，就往往需要提高走线密度，但是这样有可能导致走线相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速（>100MHz)高密度设计中技巧?
答：在设计高速高密度时，串扰确实是要特别注意，因为它对时序与信号完整性有很大影响。以下提供几个注意地方：
1、选择适当端接方式。
2、控制走线特性阻抗连续与匹配。
3、避免上下相邻两层走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线情形还大。
4、利用盲埋孔来增加走线面积。但是板制作成本会增加。在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性影响。
5、走线间距大小。一般常看到间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性影响，找出可容忍最小间距。不同芯片信号结果可能不同。
三、一个系统往往分成若干个，有电源、接口、主板等，各板之间地线往往各有互连，导致形成许许多多环路，产生诸如低频环路噪声，不知这个问题如何解决？
答：各个板子相互连接之间信号或电源在动作时，例如A板子有电源或信号送到B板子，一定会有等量电流从地层流回到A板子 。这地层上电流会找阻抗最小地方流回去。所以，在各个不管是电源或信号相互连接接口处，分配给地层管脚数不能太少，以降低阻抗，这样可以降低地层上噪声。另外，也可以分析整个电流环路，尤其是电流较大部分，调整地层或地线接法，来控制电流走法，降低对其它较敏感信号影响。