基于高速嵌入式系统的信号完整性分析

摘 要： 提高信号完整性、减小串扰和反射是高速电路系统设计能否成功的关键。本文基于以ARM1176JZF-S S3C6410为核处理器的嵌入式开发系统，对高速电路进行了研究。通过信号完整性仿真分析，解决了DDR SDRAM差分时钟信号的反射问题和视频输出信号的串扰问题。
关键词： 信号完整性；S3C6410；差分时钟信号；仿真

半导体工艺的进步，使芯片的集成规模越来越大，芯片的时钟频率越来越高，导致信号的上升/下降时间变短。当时钟频率超过50 MHz时，PCB的信号走线必须以传输线考虑。
1 信号完整性概述
信号完整性是指信号在电路中以正确的时序和电压做出响应的能力。反之，如果信号在电路中不能以正确的时序和电压电平做出响应，就意味着出现了信号完整性问题。反射和串扰是导致信号完整性问题的比较普遍的因素[1]。
反射是传输线上的回波。如果传输线上阻抗不连续，就会引起信号的反射。反射信号分量的大小主要由反射系数决定[2]。反射系数的计算如式(1)：

其中，Z0是传输线的特征阻抗，Zt是导致不连续的阻抗。
传输线的特征阻抗Z0定义为传输线上任意点处电压与电流的比值。在PCB设计中，传输线主要考虑微带线和带状线两种。因此，在计算特征阻抗时应该根据相应的传输线类型去近似计算[3]。微带线的特征阻抗计算公式如式(2)：

其中，W(mm)为导体宽度，T(mm)为导体厚度，H(mm)为介电体厚度，εr为电路板材料的介电常数。
串扰是指当信号在传输线上传播时，由于电磁场的相互耦合而在相邻信号线上产生的不期望噪声电压干扰信号，即不同传输线之间的能量耦合。如图1所示。

串扰是互容Cm和互感Lm联合作用的结果。通常定义被干扰传输线接近驱动器一端的串扰为近端串扰（也称后向串扰），被干扰传输线远离驱动器一端的串扰为远端串扰（也称前向串扰）[4]。
互感即感性耦合，是由已驱动的传输线上电流变化产生的磁场在没有被驱动的传输线上引起感应电压从而导致的电磁干扰。互感Lm的幅值可以通过式(4)计算：


2 信号完整性的解决办法
2.1 反射的解决措施
传输线上的反射会对数字系统的性能造成严重的负面影响。因此，必须采取有效措施对反射进行抑制。根据反射产生的原因，本质上有三种办法可以减小反射的影响：(1)降低系统频率；(2)缩短PCB走线；(3)在传输线两端分别端接一个与传输线特征阻抗相匹配的阻抗，以消除反射。相比之下，只有第三种方法是比较合理的。
采用阻抗匹配的办法主要有两个策略：(1)在负载端进行匹配，即并联端接匹配；(2)在信号源端进行匹配，即串联端接匹配。从系统设计角度看，应优先选择策略(1)，因为它在信号能量返回源端之前就消除了反射，即消除一次反射，可以减小噪声、电磁干扰（EMI）以及射频干扰（RFI）。策略(2)实现比较简单，在实践中也得到广泛应用[7]。
2.2 串扰的解决措施
串扰是由多种因素综合作用的结果。在PCB设计中完全消除串扰是不可能的，只能采取有效措施最大限度地抑制它，只要把串扰抑制在噪声允许范围内既可。通过对串扰产生的原因分析，在PCB设计时可以采取以下措施抑制串扰：在空间足够大的情况下，可以尽量增加布线之间的距离；尽量减少相邻网络之间布线的平行长度；相邻两层之间布线应该采取垂直布线，以减少相邻层间串扰；可以在两线之间插入地线，或者采用布地线屏蔽关键的信号线[8，9]。
3 信号完整性仿真结果分析
3.1 本系统硬件结构
本系统采用三星S3C6410处理器，主频高达667 MHz，PCB设计采用8层结构。主要采用两片32 MHz的DDR SDRAM，一片128 MHz的NAND FLASH，一片32 MHz的NOR FALSH，网卡接口，CAMERA标准接口和其他一些外围接口。S3C6410处理器和其他芯片都是高集成度芯片，布线宽度采用3 mil～4 mil。
3.2 仿真环境和模型
目前业界主要有三大公司的EDA工具可进行信号完整性仿真分析，即Cadence的SpecctraQuest、Mentor公司的Hyperlynx和Ansoft公司的SIwave[10]。由于整个系统的PCB是利用Cadence工具进行设计的，因此，本文选择SpecctraQuest作为仿真分析的软件。
用于板级仿真的器件模型主要有spice和IBIS。IBIS作为行为级模型，它的仿真精度经过实践验证完全满足仿真分析所需要的精度。因此，本系统的仿真模型采用IBIS模型。
3.3 仿真结果分析
3.3.1 反射仿真分析
在本系统中，从S3C6410到DDR SDRAM的差分时钟信号SCLK和SCLKN的频率高达133 MHz，是一个十分关键的信号，网路拓扑如图2所示。

通过仿真分析得知，在没有进行阻抗匹配时，信号质量很差。图3显示了差分信号波形。由图3可以看出差分对接收端的差模信号波形严重失真。因此，需要进行阻抗匹配，采用单电阻跨接匹配方式。通过考虑整个差分网络拓扑，利用公式(1)、(2)和(3)，最后折算匹配阻抗值大约为470 Ω。经过单电阻跨接匹配后的差分信号波形如图4所示。由图4可见，经过阻抗匹配后的差模信号具有很好的信号完整性。图5显示了实测的时钟信号波形。

3.3.2 串扰仿真分析
本系统的视频信号也是一个关键信号，对噪声更敏感。因此，需要把视频信号网络XDACOUT_0的相邻网络(XEINT0_KPROW0_GPN0和XM0RNB)对它的串扰噪声进行抑制。

图6是没有进行布线改善的串扰拓扑模型。通过给XEINT0_KPROW0_GPN0和XM0RNB网络发高电平脉冲，监测XDACOUT_0网络的信号波形，此时XDACOUT_0网络的串扰噪声波形如图7所示，串扰噪声达到了219.735 mV，这是难以接受的。

因此必须采取相关串扰抑制措施来改善布线，根据板子布线空间的实际情况，通过增加XDACOUT_0与相邻网络之间的间距，减少平行走线的长度，在网络XDACOUT_0和XM0RNB之间布地线进行屏蔽。经过以上措施进行改善布线后，提取的拓扑如图8所示。改善后的串扰噪声波形如图9所示。由图可知，串扰噪声只有5.5481 mV，得到了很好的抑制，满足了设计要求。图10显示了实测的视频信号波形。

本文通过介绍信号完整性理论，对串扰和反射的成因进行探讨。利用Cadence公司的软件SpecctraQuest，以基于ARM11架构的S3C6410为主处理器嵌入式系统为载体进行信号完整性仿真分析。解决了DDR SDRAM的差分时钟信号的反射问题和视频信号的串扰问题。本嵌入式系统经过实际调试后的时钟信号和视频信号满足设计要求，系统能够稳定工作。因此，在高速电路设计中，利用信号完整性理论进行仿真分析，对于指导工程实践具有重要的意义。
参考文献
[1] 董小军，陈岩，杨忠孝.高速数字电路信号完整性问题分析与解决方案[J].中国测试，2010，36(2).
[2] 孙宇贞.高速电路的信号完整性分析[J].电子技术应用，2005，31(3).
[3] STEPHEN H.Hall，GARRETT W.Hall James A.McCall.高速数字系统设计-互连理论与设计实践手册[M]，伍微，译. 北京：机械工业出版社，2005.
[4] 李小平，黄卡玛，陈谊.高速电路中串扰问题的仿真分析及解决对策[J].电讯技术，2005(1).
[5] BRAIN Y.Digital signal integrity-modeling and simulation with interconnects and package，Prentice Hall PTR，2001.
[6] 乔洪.高速PCB串扰分析及其最小化[J].中国集成电路.2007(4).
[7] 杨洪军.信号完整性分析及其在高速PCB设计中的应用[D].成都：电子科技大学，2006.
[8] 王爱珍.高速数字PCB板设计中的信号完整性分析[J]. 现代电子技术，2009(1).
[9] KUSHAL R.T，RAYMOND P.P.Signal integrity consideration in high density digital signal processing boards[J].Electromagnetic Interference & Compatibility，2008.
[10] Xu Kaihua，Zhou Jun，Liu Yuhua，et al.Signal integrity research of high speed circuit of embedded system[C]. International Conference on Frontier of Computer Science and Technology，2009.