Altera推出收发器Stratix II GX与 Quartus II软件5.1版

altera推出第三代具嵌入式串行收发器的fpga—stratixiigx，该组件采tsmc90nm制程，针对信号完整性的最佳化设计，具备多重gigabit收发器模块，低功耗收发器数量高达20个，工作速率在622mbps至6.375gbps之间，满足了当今和未来高速设计的需求。

　　altera表示其根据客户需求和今后的协议发展趋势，仔细选择了stratixiigx收发器的数据范围，所以该收发器模块全面支持多种广泛应用的协议，包括pciexpress、串行数据接口（sdi）、xaui、sonet、gigabitethernet、serialliteii、serialrapidio和通用电气接口6gbps长距离和短距离（cei-6g-lr/sr）等。此外，altera并提供完整的系统解决方案，包括知识产权（ip）、系统模型、参考设计、信号完整性工具和支持附件等，可协助工程师迅速完成设计。

　　stratixiigxfpga采用片内动态可编程发送预加重、接收均衡和输出电压控制技术优化眼图。而且，通过改进的封装和芯片设计优化技术，可设计实现标准i/o同类最佳的信号完整性。而其收发器每通道6.375gbps时，功耗仅为225mw。此外，该组件在四个区域布置其收发器，每个由两个不同的时钟源驱动，每个时钟源可采用一个高速和一个低速锁相环（pll）。这种时钟和pll组合支持四种不同的数据速率，与竞争器件采用的单个pll相比，能够极大的降低功耗。其等价逻辑单元（le）数量高达132,540，嵌入式内存达到6.7mbits，高密度嵌入式内存提高了频宽。

　　altera亦同时推出quartusii设计软件5.1版，包含可编程逻辑功耗分析和最佳化的高阶工具powerplay技术套件和quartusii渐进式设计流程，可支持设计stratixiigxfpga系列。quartusii软件5.1版在效能方面的增强，包括对流行的megacore硅智财(ip)功能全面、即刻的授权使用，以及外部逻辑分析仪接口等；并可支持可编程逻辑和结构化asic设计，以达到最佳效能。与quartusii软件5.0版相比，5.1版的功耗最佳化特性平均降低了20%的动态功耗，而alterastratixii组件则达到了60%。

　　altera订购套件现在含有对部分流行megacore功能的全面授权，帮助工程师缩短设计时间。工程师不但可以使用signaltapii嵌入式逻辑分析仪特性，还可以使用新的逻辑分析仪接口功能，在利用逻辑分析仪进行板级除错时，能够掌握内部fpga节点的情况。

　　quartusii设计软件支持主流操作系统，包括windowsxp、windows2000、sunsolaris8和9、redhatlinux8.0、enterprise3.0ws和hp-ux11.0。altera将于2006年第一季度提工stratixiigx系列第一个型号的样本，客户现在可以采用hspice模型和quartusii设计软件5.1进行设计。