TD-SCDMA系统基带处理的DSP+FPGA实现方案

张俊辉 陈贤亮引言 和传统的cdma系统相比，第三代移动通信的最大特点在于能支持多种速率的业务，从话音到分组数据，再到多媒体业务，并能根据具体的业务需要，提供必要的带宽，数据处理量非常大。然而，对不同速率业务的基带处理，所需的存储量、运算量以及处理延时差异很大。因此，采用何种硬件结构才能有效地处理各种业务是本文所要探讨的问题。 本文首先介绍td-scdma系统无线信道的基带发送方案，说明其对多媒体业务的支持及实现的复杂性。然后，从硬件实现角度，进行了dsp和fpga的性能比较，提出dsp+fpga基带发送的实现方案，并以基站分系统(bts)的发送单元为例，具体给出了该实现方案在下行无线信道基带发送单元中的应用。td-scdma基带发送方案 td-scdma系统的基带处理流程如图1所示。其中，传输信道编码复用包括以下一些处理步骤：crc校验、传输块级联／分割、信道编码、无线帧均衡、第1次交织、无线帧分割、速率匹配、传输信道复用、比特扰码、物理信道分割、第2次交织、子帧分割、物理信道映射等，如图2所示。

在图2中，每个传输信道(trch)对应一个业务，由于各种业务对时延的要求不同，所以其传输时间间隔(tti)是不同的，tti可以是10ms、20ms、40ms或80ms。实现方案

本文提出了dsp+fpga线性流水阵列结构的实现方案：使用dsp与大规模fpga协同处理基带发送数据。该处理单元以dps芯片为核心，构造一个小的dsp系统。 在基带处理单元中，低层的信号预处理算法处理的数据量大，对处理速度的要求高，但运算结构相对比较简单，因而适于用fpga进行硬件实现，这样能同时兼顾速度及灵活性。相比之下，高层处理算法的特点是所处理的数据量较低层算法少，但算法的控制结构复杂，适于用运算速度高、寻址方式灵活、通信机制强大的dsp芯片来实现。 dsp处理器利用其强大的i／o功能实现单元电路内部和各个单元之间的通信。从dsp的角度来看，fpga相当于它的协处理器。dsp通过本地总线对fpga进行配置、参数设置及数据交互，实现软硬件之间的协同处理。dsp和fpga各自带有ram，用于存放处理过程所需要的数据及中间结果。除了dsp芯片和fpga外，硬件设计还包括一些外围的辅助电路，如flasheeprom、外部存储器等。其中，flash eeprom中存储了dsp的执行程序；外部存储器则作为fpga的外部ram扩展，用于存放数据处理过程中所需的映射图样。基带处理单元的需求估计 基带处理单元的需求估计主要包含以下两个方面： 1．各个业务传输通道的数据处理：以对称情况下无线信道承载的最高业务速率384kbps为例进行分析。传输块大小为336bit，24块级联，加上crc，系统在1个10ms帧内所要处理的最大数据量为8448bit：根据3 gpp协议ts25.222规定的下行数据基带处理流程(见图2)，并按固定位置复用的方式进行处理，每个数据位必须经过最多13个环节的处理过程，估算平均每环节上每比特的处理要求为23条指令。则10ms内必须完成的处理指令数是：8448×13×23=2525952条。对应的处理能力要求是252mips。 2．消息处理：包含消息的解释、对应控制参数的计算、发给对应的fpga。估计不超过一条承载64kbps业务的无线信道的基带数据处理的需求。 综合考虑上述两个方面，则整个基带数据处理的等效需求是：(8448+2400)×13×23／10ms=324mips 以tms320c5510为例，其主时钟能工作在160mhz或200mhz，运算速度达400mips。基于c的软件开发环境和汇编级并行处理的优化程序，优化后的并行执行效率一般为80％，等效的处理能力为320mips。可见，若将整个基带数据处理交给该dsp芯片完成，其处理能力无法满足整个处理单元的需求，而且，随着视频电话、手机电视等大数据量业务的应用，数据处理需求量将更大。因此，在基带处理的实现方案中，数据量小的业务，如随路信令、amr语音业务可由dsp处理；而数据量大的业务，如64kbps、144kbps和384kbps速率的业务，大部分处理环节由fpga完成。具体实现如下： ·dsp作为主控单元，完成数据提取、消息解析和部分基带数据处理功能，如第二次交织和成帧等； ·fpga则在dsp的调度下完成基带数据处理环节中大部分比较耗时的处理功能，如：crc校验、信道编码、速率匹配等，在接收端可用于viterbi译码、联合检测等。 在384kbps业务信道加随路信令的处理中，384rbps业务数据由dsp通过同步高速接口，以dma方式递交给fpga，在fpga中处理；而随路信令因其数据量小，在fpga处理3