Cadence与ARM、台积电携手跨越16奈米FinFET障碍

 益华电脑(Cadence Design Systems)宣布与 ARM 通力合作，率先在台积电的 16奈米 FinFET 制程上实现 ARM Cortex-A57 处理器产品，实现16nm的效能与功耗承诺。同时Cadence亦宣布与台积电签署一份为期多年的协议，针对行动、网路架构、伺服器与FPGA应用软体的先进制程设计，开发 16奈米 FinFET 技术专属设计基础架构。

ARM处理器的测试晶片是运用完整 Cadence RTL-to-signoff流程、 Cadence Virtuoso 客制化设计平台、ARM Artisan 标准单元库和台积电的记忆体巨集(memory macros)设计实现的。Cortex A-57处理器以称为ARMv8的全新64位元指令集为基础，专为需要低功耗、高效能的运算、网路架构与行动应用软体而精心设计。

台积电的16nm FinFET技术是一项重大突破，能够让处理技术一直延伸到20nm以下。这个测试晶片是运用FinFET制程技术专属的Cadence客制、数位和signoff解决方案而开发的，也是通力合作的成果，实现了许多创新以及制程、设计IP和设计工具之间的共同优化。

运用FinFET技术的16nm制程带来了新的挑战，就需要设计工具方面的全新开发。Cadence客制、数位与signoff产品解决了许多挑战，例如新的设计规则、3D电晶体的RC萃取、互连与通道专属电阻模型越来越高的复杂度、量化的单元库、支援全新电晶体模型库的特性，以及跨多层的双重曝光。

针对16nm FinFET技术，Cadence也与台积电签署了一份为期多年的协议，针对行动、网路架构、伺服器与FPGA应用软体的先进制程设计，开发16奈米FinFET技术专属设计基础架构。这项深度合作在设计流程中比一般更早的阶段便已展开，将有效地解决FinFET专属的设计挑战──从设计分析一直到signoff──也将提供必须的基础架构，实现超低功耗、高效能晶片。

FinFET有助于提供功耗、效能与面积(PPA)优势，这是在16奈米和以下制程技术开发高度与众不同SoC设计的必备要项。与一般平面FET截然不同，FinFET采用从基底突出的垂直鳍状结构，众多闸极包裹在鳍的上方与周围，产生许多具备低泄漏电流与快速交换效能的电晶体。这长期的Cadence-TSMC合作关系将创建设计基础架构，在行动与企业应用专属的先进FinFET设计方面，满足晶片设计人员所需的精准电气特性与寄生模型的需求。