“IEDM 2016：台积电、IBM等介绍7nm制造工艺

 在“IEDM 2016”举办第一天，有两个研发小组就7nm FinFET发表了演讲。一个是台积电TSMC(演讲序号：2.6)，另一个是IBM、GLOBALFOUNDRIES和三星电子的研发小组(演讲序号：2.7)。由于这两个是本届IEDM的亮点内容，在同时进行的多个分会中利用了最大的演讲会场。众多听众挤满了会场，盛况空前。

台积电在演讲最开始介绍了7nm FinFET的优点。与16nm FinFET相比，裸片尺寸可缩小至43%。包含布线在内的栅极密度可提高至约3.3倍，而且速度能提高35～40%，或者削减65%以上的耗电量。

接下来介绍了采用7nm FinFET试制的256Mbit的6T-SRAM。一个SRAM单元的面积为0.027μm2，利用193nm浸入式光刻形成图案制作而成。写入和读入所需的电压为0.5V。还介绍了阈值电压偏差，强调能控制在200mV以内。另外还宣布，试制了包含CPU、GPU和SoC的测试芯片并评估了性能。

台积电在演讲的最后介绍说，已经开始讨论基于EUV的7nm FinFET工艺。利用EUV试制了256Mbit的SRAM芯片，与利用193nm浸入式光刻试制的256Mbit SRAM芯片比较了成品率，均在50%左右。

IBM等试制CMOS晶体管

IBM等介绍了采用EUV的7nm FinFET工艺。7nm FinFET工艺的目标是，与10nm FinFET工艺相比将逻辑电路和SRAM的面积削减约一半，将性能提高35～40%。

通过从10nm FinFET过渡到7nm，Fin间距可从42nm缩至27nm，CPP(Contacted Poly Pitch)可从64nm缩至44nm/48nm，Mx间距可从48nm缩至36nm。Fin运用了自对准四重图案成型技术，栅极运用了自对准双重图案成型技术，Mx(MOL和BEOL)运用了EUV工艺。

试制的CMOS晶体管形成了硅的n型MOS和锗化硅p型MOS。基板利用在硅基板上依次层叠Strain-Relaxed Buffer(SRB)和Super-Steep Retrograde Well(SSRW)的产品。

通过在硅的n型MOS上导入拉伸应变，在锗化硅的p型MOS上导入压缩应变，与以往的平面HKMG(High-K/Metal Gate)工艺相比，驱动电流值分别提高了11%和20%。(记者：根津祯)

分会2的会场。

TSMC的7nm SRAM芯片布线层截面(图：IEDM)

试制的SRAM的Shmoo图(图：IEDM)

阈值电压偏差(图：IEDM)

IBM等试制的7nm CMOS晶体管的截面(图：IEDM)