瑞萨介绍IC和封装的整合设计环境，支持2.5维及三维封装

在Cadence Design Systems公司和INNOTECH公司于2013年7月19日在日本横滨市举办的“CDNLive Japan 2013”上，瑞萨电子的模拟设计技术开发部主任永野民雄发表演讲，介绍了该公司的IC和封装的整合设计环境。永野介绍说，随着内存与处理器/SoC之间的数据传输速度的提高，在一个封装内集成多个裸片的SiP（封装内系统，或称系统级封装）变得越来越重要。从SiP整体的概要设计、封装（电路板）及IC（SoC）的详细设计，到SiP整体的特性分析，瑞萨的SiP设计环境能够为SiP设计提供一条龙的支持（图1）。

可在概要设计时进行热分析及应力分析

该设计环境的特点之一是，即使是在SiP整体概要设计阶段，也能进行热分析及应力分析。通过在这一阶段进行分析，可确定整体的构造，比如，可确定裸片应该纵置还是横置。瑞萨通过准备常用机壳的简单模型，实现了在早期阶段的分析（图2）。


图1：永野民雄介绍SiP设计环境的概要。摄影：Tech-On！。屏幕上是瑞萨的幻灯片。 （点击放大）

图2：SiP设计环境的构成。屏幕上是瑞萨的幻灯片。 （点击放大）
另外，该环境还可同步推进封装的详细设计和IC的详细设计，可在两项设计之间交换信息。这样便可实现协调设计（或相互设计）,比如可提取封装基板的实际负荷容量，将其运用到IC的I/O电路优化设计中。

还整合了自主开发的工具

永野展示的SiP整合设计环境以Cadence Design Systems公司的EDA工具为中心构筑而成（图3）。Cadence把用于IC（硅）-封装-板卡设计的全部工具称为“SPB”，瑞萨的设计环境里嵌入了SPB的16.5版本的产品。但是，该环境中并非只有Cadence的工具，还含有其他EDA提供商的工具，以及瑞萨自主开发的多种工具及应用。

瑞萨自主开发的有“整合用户接口”，通过该接口可一元化地使用多种工具，而且还具备引脚交换功能和带网格的通孔配置功能等，非常细致周到。


图3：在初期阶段即可进行热分析。屏幕上是瑞萨的幻灯片。 （点击放大）

图4：评估板和参考设计。瑞萨的幻灯片。 （点击放大）
将去耦电容器数量减半

在演讲中，永野展示了将该设计环境的一部分用于为客户提供的“USB3.0-SATA3桥接IC参考设计”的事例（图4）。利用瑞萨为了在公司内部做产品评估而制作的“评估板”，开发了可供客户用于产品设计的“参考设计”。在保持评估板的电气特性不变的同时，将去耦电容器的数量减少了一半，从而使整个电路板的面积减少到了1/20。

在演讲之后的问答环节，听众提出了几个问题。比如应力分析的问题，永野回答说，应力分析对每种工艺节点进行一次即可，无需对各项设计逐一实施。对于纵置层叠多个裸片的三维IC方面的问题，永野回答说，“TSV的面积很大，逻辑IC和存储器IC存在纵置层叠的可能性，但目前还不会出现对SoC进行分割、纵置层叠的情况”。（记者：小岛 郁太郎，Tech-On！）