FPGA配合预失真技术的解调误码测试仪

1 引言

工程实践中，我们往往需要对所设计的硬件电路进行设计检验以保证其正常运作，从而才能进一步支持基于该硬件的复杂程序的正确调试。这样，特定的相应测试系统设计就显得尤为重要，不仅可以保证硬件的健康度，更能提高整个调试过程的效率，方便检测出相关错误。针对增补转发系统（ Gapfiller）中 QPSK解调程序调试的需求，分别对发射及接收电路设计了基于可编程逻辑器件（FPGA）的测试程序。为了保证其更强的纠错性和更可靠的验证能力，测试系统的设计原则应当是愈简易且愈典型为佳。目前国内对于 QPSK调制解调的基本原理、具体实现以及解调中所涉及的载波同步问题都已有很深入的研究，而本文对此并不作过多讨论，仅仅是借助于一种昀简易的 QPSK调制解调系统来进一步阐述硬件设计检验的系统实现和测试方法，并昀终以解调的误码率大小作为本次检验的参照指标。

2 预失真技术简介

采用 QPSK等非恒定包络调制技术，这就对射频前端的功率放大器的线性度提出了较高的要求，否则会引起非线性失真，信号频谱扩展进而产生邻道干扰，导致接收端的 BER性能下降。即使 RF功率放大器能线性放大，这也会严重降低发射机的效率。而数字预失真技术不仅能有效改善交调分量的特性，而且他的电路结构简单，功耗小，成本低。

为使该测试系统能够更有效的检测出待测硬件的性能优劣，我们在发射系统中加入预失真器，以改善 HPA输出信号的功率谱密度，降低传输信号的带外频谱扩展，如此接收端的误码率降低后，该测试系统拥有了更好的测试性能及应用的可靠性。

3 设计实现

增补转发器主要完成 DVB-S信号的接收工作。该系统采用全数字接收机概念设计，即在接收机的解调器前插入 A/D变换器，把接收机下变频后的模拟信号变为数字信号，因此可采用全新的数字技术实现调制信号的解调。

3.1 硬件总体结构

我们截取整个增补转发系统中所需测试的相关电路，构成待测系统可概括成如图 1所示的结构框图。

该待测系统由发射和接收两部分组成，分别完成数据传输的 QPSK调制发射及数字零中频的 QPSK解调接收。

各个模块的芯片器件选取如下：FPGA选用 Xilinx公司的 Spartan3系列的 XC3S2000； D/A，A/D转换器分别选用 Analog Device（ADI）公司的 AD9767和 AD9216；模拟正交上变频和下变频模块分别选用 ADI公司的 AD8349和 AD8347；VCO则选用 ADI公司的 AD4360，提供上、下变频所需的 2.6GHZ载波（注： AD4360为原系统发射板与接收板均采用的芯片，由于涉及到载波同步问题，实际的测试过程所需具体的方案选择将在第 4部分进行详细讨论和介绍）。

由于是零中频方案，QPSK调制仅需在 FPGA中将 00，01，10，11四种状态映射为 14位二进制数以进入 AD9767作模拟转换，变换后的模拟信号在上变频器件中与载波实现复乘作为射频调制信号发射出去。接收机则是作与此相反的解调过程从而得到解调数据，并与发射数据相比较测出误码率。

3.2 FPGA的设计与实现

3.2.1 QPSK调制模块

调制模块在发射板的 FPGA中实现，由发信源、串 /并转换、映射和升余弦滚降整形滤波器构成，如图 1中发射系统中所示。

（1）发信源

由于在发送端要产生一个替代实际通信信源的码序列作为测试信源，这类码序列昀好具有类似随机信号的性能，或者说具有噪声近似的性能，基于 FPGA设计的实际情况，我们不可能产生纯粹的随机信号，因此只能采用具有一定周期性的类似于随机噪声的伪随机序列（PN码），本系统采用 14级 m码序列发生器，在每 16383个码之间需插入一个帧同步头，以表征每一帧的开始与结束。

（2）串/并转换

实现将一路串行数据分流成两路速率减半的并行数据，然后输入映射模块。

（3）映射串并转换后的两路数据分别作各自的 BPSK调制，本方案中只需作 1，0两种状态映射。

（4）滚降滤波器本方案采用 IP核实现 31阶 FIR滤波器，经 MATLAB仿真验证和上板调试实践，能够对信号起到较好的整形作用，符合工程要求

3.2.2QPSK解调模块

接收信号经接收板的 A/D转换后将两路 10位二进制信号同时送入 FPGA处理，流程如图 1中接收系统所示。

判决模块将滤波器整形后的 10位 I、Q路信号通过门限判决，映射为 1或 0两种码，判决的门限值我们根据实践设定。随后经过并/串处理后便得到解调数据。