Cadence扩大在TSMC整合式签核标准作业流程中的工具支持

全球电子设计创新领导商益华计算机 (Cadence)宣布，扩大在台积电(TSMC)65奈米整合式签核(signoff)标准作业(Integrated Signoff Flow)中的工具支持，导入RTL Compiler、EDI System、QRC Extraction与Encounter Timing System实现讯号完整性。遵照TSMC整合式签核(signoff)标准作业流程中通过完善验证、编写与纪录的程序，双方的客户现在能够针对65奈米设计，以可预测而且更短的量产前置时间，建立RTL-to-GDSII前段到后段的流程。

创意电子(Global Unichip)是台积公司开放式创新平台(Open Innovation Platform)生态系统成员之一，与TSMC和Cadence协力测试整合式签核(signoff)标准作业流程。创意电子设计服务副总裁谢纪强表示，从2008年起，我们运用以Cadence为基础的流程，每年成功投产二十几个65奈米设计项目。我们在整合式签核(signoff)标准作业流程上与TSMC和Cadence通力合作，提供进一步强化设计流程效率的绝佳良机，而这也是我们成就更多客户成功案例不可取代的关键。

TSMC设计建构营销处资深处长庄少特表示，要能成功地进行低功耗、高效能SoC芯片设计实体验证，双方的客户都需要经业界验证并认可有效的最佳方法，并为! 芯片设计的量产做好准备。为了达到这个目标，TSMC与Cadence密切合作，将其芯片设计实体验? PRC萃取功能整合到我们的流程中，进一步扩大了TSMC整合式签核(signoff)标准作业流程中的EDA工具支持。

Cadence资深设计实现研发副总裁徐季平博士也表示，Cadence与TSMC一直保持密切的合作关系，确保设计团队能够运用我们的解决方案，加速完成其设计目标。我们的客户藉由EDI System与RTL Compiler，能够享受两种世界级产品所带来的优势：一为EDI System与RTL Compiler针对大尺寸、高效能芯片所提供的实体合成与设计收敛功能，二则是以TSMC整合式签核(signoff)标准作业流程而实现设计的世界级制造质量。