Actel为ProASICPlusFPGA提升Libero集成设计环境

    Actel公司推出全新的Actel Libero™集成设计环境 (IDE) 5.0版本，用于设计和开发其现场可编程门阵列（FPGA）系列产品。新设计套件具有Synplicity®和Actel的增强综合与布局布线工具，可为Actel的Flash为基础ProASIC Plus系列产品，提供超过60%的性能提升。Actel的Designer v5.0是包含于Libero IDE的设计工具套件，为设计人员带来新的功能，包括功能全面的ChipPlanner用于用户驱动器件布局和强大的Multi-View Navigator图形接口。Libero IDE v5.0还具有扩展的接口功能，可连接至外部工具，如Mentor Graphics的Precision和LeonardoSpectrum综合工具、Synplicity的Synplify Pro®综合软件和Actel的编程和调试工具。

    Libero IDE v5.0备有Synplicity的Synplify® 7.3软件，对Actel FPGA系列产品的多项成果质量  (QoR) 增强和改进性能。新版本Libero工具套件还具有多项功能性和易用的改进，并通过SynaptiCAD的WaveFormer Lite v9.0和Mentor Graphics的ModelSim® v5.7产品提供。

    Mentor Graphics FPGA Synthesis 产品市务总监Tom Feist称：“当今的FPGA设计人员正在寻求完整的集成设计环境，以加快产品上市速度。通过与Actel的合作，我们可为共同客户提供集成在Libero设计环境中的Mentor领先工具，如ModelSim、LeonardoSpectrum和Precision Synthesis，以及在我们的集成环境FPGA Advantage中提供Actel的Designer v5.0，完全满足FPGA设计人员的要求。”

    SynaptiCAD总裁Dan Notestein称：“SynaptiCAD继续与Actel合作，为Actel FPGA的设计人员提供业界最佳的EDA工具。简便易用的WaveFormer Lite测试平台生成系统可与Actel Libero IDE完美配合，使得设计人员在设计现有或下一代FPGA时，达致缩短产品上市时间的要求。”

    Actel Designer v5.0软件包含多项易用的升级功能，包括ChipPlanner和Multi-View Navigator。ChipPlanner是用户驱动器件布局的综合图形接口，能协助设计人员通过区域管理、逻辑布局、I/O分配和路由设定，在最优设计密度和性能之间实现最佳的折衷方案。新增的Multi-View Navigator可同时显示ChipPlanner、Netlist、Package、I/O Attributes、Hierarchy和Log Window的图象，为设计人员提供全面而有效的设计管理方法。此外，Designer v5.0还改进了布局和布线功能，为Actel FPGA提供高达15%的额外性能升级。

    Actel的Libero 综合设计环境汇集了业界领先的设计工具，简化了设计流程，还管理所有设计和报告文件，并可在工具之间传递所需的设计数据。Libero工具套件支持混合模式的设计输入，可让设计人员在一个设计内将高级VHDL或Verilog HDL语言模块与示意图模块混合起来。

    Actel的Libero 设计环境包括多个高性能的工具，如Mentor Graphics的ViewDraw™原理图捕捉工具；SynaptiCAD的WaveFormer Lite 9.0测试平台生成系统；Mentor Graphics的ModelSim 5.7仿真和设计验证软件；Synplicity的Synplify 7.3综合软件；以及Actel的Silicon Explorer 验证和逻辑分析工具和Actel Designer布局布线软件。

    Actel Libero IDE v5.0集成设计环境备有三种版本：Platinum（白金）、Gold（金）和Silver（银）。Libero Silver 和Platinum评估版可从Actel网站免费下载，供合资格的设计人员分别使用一年和45天。Designer v5.0 Gold和Designer Platinum评估版也可让用户从Actel网站免费下载。