富士通采用Cadence签收解决方案应用于最新参考设计流程

Cadence设计系统公司(NASDAQ: CDNS)，日前宣布富士通半导体有限公司已经采用Cadence Encounter Timing System(ETS)进行时序签收，此前富士通半导体集团公司旗下的富士通半导体和富士通VLSI有限公司的工程师们完成了一系列ASIC/ASSP和SoC设计的全面对比。使用Cadence的技术，富士通半导体表示99%的hold violation问题可通过ECO流程在一个周期内解决。此外，对于setup time的影响可以忽略不计，比起其他供应商的签收产品，还实现了更好的可布线性。Cadence ETS为设计流程、ECO和最终签收提供了全面的物理感知的多模式、多边际(MMMC)分析。

时序签收收敛正在成为一个越来越重要的瓶颈，因为分析所需的模式和边际种类在增加，实现与签收时序工具之间的时序结果也有偏差。此外，当今设计的复杂性要求能够在ECO时完成物理感知型MMMC签收，以实现快速时序收敛。为实现此目标，就需要物理和签收设计工具之间的深度结合，以及软件架构的全新方法。如今这都可以用Cadence ETS以不同方式完成。Encounter时序系统的物理感知时序ECO符合富士通的质量标准，已经被应用于其生产参考设计流程。

“在谨慎的研究之后，我们确定Cadence签收技术是将我们的芯片付诸签收的非常有效的途径，”富士通半导体有限公司IP及技术开发部SoC设计工程部门副总裁Akihiro Yoshitake说，“多模式、多边际时序分析和物理感知签收时序优化提供了在最终时序验证阶段修复剩余时序违例问题的关键元素。我们认为包含这些功能的Cadence签收解决方案将会进一步提高我们设计流程的时序收敛效率。”

Cadence Encounter 时序系统和QRC Extraction是设计实现环境中的关键组成部分。他们之间的密切配合改进了设计流程中的时序收敛，大大缩短了设计收敛所需的时间。传统流程需要物理实现与签收之间的连续、多步骤的迭代过程，而Cadence数字实现流程内置的签收技术可以帮助富士通半导体减少因决定新单元摆放所导致的ECO往复次数，同时为其大型高性能设计优化性能与面积。

“在最新的高级工艺节点上，全面的多模式、多边际优化设计与签收ECO流程是保持设计进度可控以及提供卓越芯片成品的必要条件，”Cadence硅实现部门高级副总裁Chi-Ping Hsu博士说，“Encounter Timing System提供了当今独一无二的功能，为我们的用户提供了极大的竞争优势。我们很高兴与富士通半导体那样的领先企业紧密合作，帮助改进成品芯片质量和快速上市。”