ANSYS 3D晶片堆叠技术获台积电认证

随着半导体先进制程持续往5奈米、3奈米逼近的同时，摩尔定律也正逐渐走向物理极限。制程的微缩不只越来越困难，耗用的时间也越来越长，成本也越走越高。这使得半导体也必须从材料端与封装端来打破制程技术的限制，并达到技术上的突破。

ANSYS针对台积电 (TSMC) 创新系统整合晶片 (TSMC-SoIC) 先进3D晶片堆叠技术开发的解决方案已获台积电认证。SoIC是一种运用Through Silicon Via (TSV) 和chip-on-wafer接合制程，针对多晶粒堆叠系统层级整合的先进互连技术，对高度复杂、要求严苛的云端和资料中心应用而言，能提供更高的电源效率和效能。

ANSYS的SoIC多物理场 (multiphysics)解决方案支援萃取(extraction)多晶粒共同模拟 (co-simulation) 和共同分析 (co-analysis)、电源和讯号完整性分析、电源和讯号电子迁移(electromigration;EM)分析以及热和热应力分析。

除SoIC认证外，台积电也验证了运用ANSYS RedHawk、ANSYS RedHawk-CTA、ANSYS CMA、和ANSYS CSM的最新Chip-on-Wafer-on-Substrate (CoWoS) 封装技术叁考流程，以及对应的系统层级分析晶片模型。

台积电设计基础架构行销事业部资深协理Suk Lee表示：「我们对与ANSYS合作推出TSMC-SoIC的成果感到非常满意。这让客户可以满足云端和资料中心应用持续增长的效能、可靠度和电源需求。本次合作结合了ANSYS的完整晶片-封装共同分析(chip-package co-analysis)解决方案及台积电的SoIC先进制程堆叠技术，来因应复杂的3D-IC封装技术多物理场挑战。」

ANSYS总经理John Lee表示：「我们的3D-IC解决方案因应了复杂的多物理场挑战，满足严苛的电源、效能、散热和可靠度需求。ANSYS提供完整晶片感知 (chip aware) 系统和系统感知 (system aware) 晶片signoff解决方案，帮助共同客户更有信心地加速设计整。r与台积电密切合作，在台积电的5纳米FinFET制程上对其 Calibre nmDRC™、Calibre nmLVS™、Calibre YieldEnhancer、Calibre PERC™和 AFS Platform软件进行认证，以使双方的共同客户获益。例如，Mentor支持台积电5纳米FinFET技术的Calibre PERC可靠性验证解决方案已特别增强，可透过为全芯片设计提供漏电流检查来提升产品的可靠性。执行这些检查可协助共同客户确保不会发生过度漏电流的情况，以实现最佳的设计效能。