NS 推出CPRI串行/解串器
时间：2006-09-25 11:36:00
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[导读]美国国家半导体公司 (NS)宣布推出一款可支持下一代基站结构的串行/解串器。
美国国家半导体公司 (NS)宣布推出一款可支持下一代基站结构的串行/解串器。
美国国家半导体新推出的 CPRI (Common Public Radio Interface) 串行/解串器是全球第一颗延迟校准测量准确度达到正负 800ps的芯片，而且在信号电压及抖动方面的表现也超过 了CPRI 接口标准的有关规定。此外，这款型号为 SCAN25100 CPRI 的串行/解串器可以利用芯片上的两个锁相环路自动将远程射频单元 (radio head) 同步到负责基带处理工作的基站。
利用这些特点，采用多天线技术的分散式基站结构可提高发射效率及数据传输量，加强系统设计的灵活性，以及扩大覆盖范围，同时也可降低设备安装 (backhaul)、借用场地及扩大带宽等方面的成本。
美国国家半导体的 SCAN25100 CPRI 串行/解串器除了适用于新一代的 GSM、CDMA、W-CDMA、CDMA2000、WiMAX、TD-SCDMA 及其他基站结构之外，也适用于雷达系统、卫星通信设备、测试仪器、医疗成像设备、高能粒子加速设备及其他高性能的数据传输系统。
基站的供应商及运营商必须充分利用现有的频谱，提高宽带网络的容量，以及进一步扩大其覆盖范围，才可在符合成本效益的基础上，确保能够传送大量数据及移动通信设备的宽带视频信号。由于目前的调制及编码技术无论在频率还是速度方面，已接近理论上传输极限，因此供应商及运营商都纷纷将技术改革的重点放在打破地域的限制上，例如采用分散式基站结构以及更多的天线，以便为广大的移动电话用户提供媲美 DSL 线路的卓越传送效果。
分散式基站结构将射频电路从基站，移到了各个天线端口，让射频系统不必集中在一个地方。这些远程射频单元 (RRH) 会产生互连延迟及同步问题，对中央基站造成干扰，因此技术上仍有许多问题尚待解决。美国国家半导体的 SCAN25100 CPRI 串行/解串器不但采用正申请专利的高精度延迟校准测量 (DCM) 电路，而且其中的发送及接收系统锁相环路都各自独立，因此系统无需另外添加任何元件，无需进行复杂的干预，可准确测量延迟时间，以及确保远程射频单元与中央基站保持同步。
为了进一步提高移动电话的传输量及覆盖范围，从而降低单位数据量的传输成本。一个重要的方向就是远端射频单元采用具备波束赋形能力的智能天线以及多输入多输出天线。但这些多天线系统对准确定时有更严格的要求，而采用传统的逻辑电路设计很难准确校准基站与这些远程射频单元之间的延迟。为了确保可以跟踪小至 200ps 的光纤延迟变动，美国国家半导体的 SCAN25100 CPRI 串行/解串器集成延迟校准测量 (DCM) 电路，以便能够准确测量基站至远程射频单元以及各远程射频单元之间的光纤延迟时间，而且准确度保证可达正负 800ps。这个正申请专利的延迟校准测量电路也可准确指出芯片本身的固有延迟时间，以及测量芯片以外的系统延迟。延迟校准测量电路采用透明的操作方式，绝对不会干扰 CPRI 数据链路。系统软件可随时启动延迟校准测量电路，必要时甚至可以每隔 5ms 便发出一次启动指令，例如跟踪指定温度范围内的光纤延迟变化时便需要比较频繁启动延迟校准测量电路。
美国国家半导体的 2457.6Mbps、1228.8Mbps及 614.4Mbps SCAN25100 CPRI 串行/解串器除了内置准确的延迟校准电路及独立的发送和接收系统锁相环路之外，还具备先进的高速混合信号和时钟管理以及信号调节等功能。此外，SCAN25100 芯片还内置可设定的串行发射去加重及接收均衡电路，其抖动及电压方面的表现都超出 CPRI 有关高电压和低电压操作时的标准规定。这款芯片也具备 8b/10b 编码、、逗号检测、锁定检测、CPRI 信号和帧遗失检测、串行终端、可编程的 LVTTL 或 1.8V 的 CMOS 并行接口、具备 JTAG SCAN 测试能力的IEEE 1149.1/6、以及其他功能。由于 SCAN25100 芯片具有卓越的信号的去抖能力，而且具备 8kV 的静电释放及热插拔等保护功能，因此是光纤、底板以及 15 米或更长电缆的理想互连解决方案。
SCAN12100 芯片是 SCAN25100 芯片的低速版，有1228.8Mbps 及 614.4Mbps 两个速度可供选择，其他的功能基本上与 SCAN25100 芯片相同，目前已有大量现货供应。
美国国家半导体的 SCAN25100 及 SCAN12100 以 CPRI成帧器协议作为高级 FPGA 代码，确保优化系统 模块。按照客户要求而编写的高级代码可以随时载入现有的低成本 FPGA 之内。这个特别为其优化的系统分割设计将模拟串行/解串器、定时及延迟校准测量等复杂的功能集成到 SCAN25100 及 SCAN12100 之内，而 FPGA 则负责执行逻辑功能。这种系统分割设计在抑制信号抖动及加强定时准确性方面都有极卓越的表现，而且可确保系统设计适用于未来一代的产品。
美国国家半导体新推出的 CPRI (Common Public Radio Interface) 串行/解串器是全球第一颗延迟校准测量准确度达到正负 800ps的芯片，而且在信号电压及抖动方面的表现也超过 了CPRI 接口标准的有关规定。此外，这款型号为 SCAN25100 CPRI 的串行/解串器可以利用芯片上的两个锁相环路自动将远程射频单元 (radio head) 同步到负责基带处理工作的基站。
利用这些特点，采用多天线技术的分散式基站结构可提高发射效率及数据传输量，加强系统设计的灵活性，以及扩大覆盖范围，同时也可降低设备安装 (backhaul)、借用场地及扩大带宽等方面的成本。
美国国家半导体的 SCAN25100 CPRI 串行/解串器除了适用于新一代的 GSM、CDMA、W-CDMA、CDMA2000、WiMAX、TD-SCDMA 及其他基站结构之外，也适用于雷达系统、卫星通信设备、测试仪器、医疗成像设备、高能粒子加速设备及其他高性能的数据传输系统。
基站的供应商及运营商必须充分利用现有的频谱，提高宽带网络的容量，以及进一步扩大其覆盖范围，才可在符合成本效益的基础上，确保能够传送大量数据及移动通信设备的宽带视频信号。由于目前的调制及编码技术无论在频率还是速度方面，已接近理论上传输极限，因此供应商及运营商都纷纷将技术改革的重点放在打破地域的限制上，例如采用分散式基站结构以及更多的天线，以便为广大的移动电话用户提供媲美 DSL 线路的卓越传送效果。
分散式基站结构将射频电路从基站，移到了各个天线端口，让射频系统不必集中在一个地方。这些远程射频单元 (RRH) 会产生互连延迟及同步问题，对中央基站造成干扰，因此技术上仍有许多问题尚待解决。美国国家半导体的 SCAN25100 CPRI 串行/解串器不但采用正申请专利的高精度延迟校准测量 (DCM) 电路，而且其中的发送及接收系统锁相环路都各自独立，因此系统无需另外添加任何元件，无需进行复杂的干预，可准确测量延迟时间，以及确保远程射频单元与中央基站保持同步。
为了进一步提高移动电话的传输量及覆盖范围，从而降低单位数据量的传输成本。一个重要的方向就是远端射频单元采用具备波束赋形能力的智能天线以及多输入多输出天线。但这些多天线系统对准确定时有更严格的要求，而采用传统的逻辑电路设计很难准确校准基站与这些远程射频单元之间的延迟。为了确保可以跟踪小至 200ps 的光纤延迟变动，美国国家半导体的 SCAN25100 CPRI 串行/解串器集成延迟校准测量 (DCM) 电路，以便能够准确测量基站至远程射频单元以及各远程射频单元之间的光纤延迟时间，而且准确度保证可达正负 800ps。这个正申请专利的延迟校准测量电路也可准确指出芯片本身的固有延迟时间，以及测量芯片以外的系统延迟。延迟校准测量电路采用透明的操作方式，绝对不会干扰 CPRI 数据链路。系统软件可随时启动延迟校准测量电路，必要时甚至可以每隔 5ms 便发出一次启动指令，例如跟踪指定温度范围内的光纤延迟变化时便需要比较频繁启动延迟校准测量电路。
美国国家半导体的 2457.6Mbps、1228.8Mbps及 614.4Mbps SCAN25100 CPRI 串行/解串器除了内置准确的延迟校准电路及独立的发送和接收系统锁相环路之外，还具备先进的高速混合信号和时钟管理以及信号调节等功能。此外，SCAN25100 芯片还内置可设定的串行发射去加重及接收均衡电路，其抖动及电压方面的表现都超出 CPRI 有关高电压和低电压操作时的标准规定。这款芯片也具备 8b/10b 编码、、逗号检测、锁定检测、CPRI 信号和帧遗失检测、串行终端、可编程的 LVTTL 或 1.8V 的 CMOS 并行接口、具备 JTAG SCAN 测试能力的IEEE 1149.1/6、以及其他功能。由于 SCAN25100 芯片具有卓越的信号的去抖能力，而且具备 8kV 的静电释放及热插拔等保护功能，因此是光纤、底板以及 15 米或更长电缆的理想互连解决方案。
SCAN12100 芯片是 SCAN25100 芯片的低速版，有1228.8Mbps 及 614.4Mbps 两个速度可供选择，其他的功能基本上与 SCAN25100 芯片相同，目前已有大量现货供应。
美国国家半导体的 SCAN25100 及 SCAN12100 以 CPRI成帧器协议作为高级 FPGA 代码，确保优化系统 模块。按照客户要求而编写的高级代码可以随时载入现有的低成本 FPGA 之内。这个特别为其优化的系统分割设计将模拟串行/解串器、定时及延迟校准测量等复杂的功能集成到 SCAN25100 及 SCAN12100 之内，而 FPGA 则负责执行逻辑功能。这种系统分割设计在抑制信号抖动及加强定时准确性方面都有极卓越的表现，而且可确保系统设计适用于未来一代的产品。
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