Actel Libero集成设计环境IDE6.2

Actel公司宣布推出最新的Libero集成设计环境 (IDE) 6.2 版本，集成了最佳的设计工具，拥有设计分析和时序收敛的崭新重要功能，使得现场可编程门阵列 (FPGA) 设计人员在质量、效率和功能方面获得最好的效果。与Libero 6.2 一同推出的还有Actel全新SmartTime静态时序分析环境，能够协助客户分析和管理时序，进行高级的时序验证，并通过与时序驱动布局布线紧密结合而保证可预测的时序收敛。

在这个Libero版本中，Actel和Mentor进一步合作，把Mentor Graphics的世界级ModelSim AE仿真作为Libero“Gold”套装的重要组成部分，Libero Gold套装现可免费提供给Actel的所有客户。此外，Libero 6.2 IDE也包括Synplicity的增强综合功能和Magma Design Automation的物理综合性能。现时，Libero更可运行于Linux和Solaris平台上。

SmartTime是由Actel开发功能强大的新型多可视 (multi view) 产品，旨在协助设计人员进行详细的时序分析，然后迅速决定实现设计收敛所需的步骤。

SmartTime Constraints Editor的视见功能可让用户表列、编辑和建立精确的时序约束。它包含带有可视对话的图形用户界面，引导用户正确捕捉时序要求和例外情况。另一个可视产品SmartTime Analyzer允许设计人员对每一个时钟域执行最小和最大的时序分析，并提供时钟域之间的分析能力。该工具能让设计人员快速跟踪违犯时序的路径，从而简化整个分析过程。设计人员可在违犯路径上直接设定特定的时序约束，以加强或放松有关需求，及快速进行时序收敛迭代。关于SmartTime和Libero IDE 6.2版本的更多信息，可登入网站http://www.actel.com查询。

Mentor Graphics的ModelSim是以Windows为基础的一级仿真器，适用于VHDL、Verilog或混合语言仿真环境。这种集成式ModelSim验证和调试环境有助于设计人员更快地确定漏洞，现在已无限地提供给Actel的所有客户。

Synplicity领导业界的Synplify FPGA综合软件提供了一项崭新功能，可向前注释Synopsys Design Constraints (SDC) 和物理约束，使Libero 6.2 IDE自动输入用户定义的约束，然后进行管理、跟踪，并转送到设计实现，让设计人员迅速地完成时序收敛。此外，该软件现在还包括关键路径再综合，能提高以Actel Axcelerator系列FPGA为基础设计的结果质量 (QoR)。

Actel的Libero 6.2 IDE备有运行于Windows和Unix平台的Platinum版本，也有只运行于Windows平台的Gold版本 (客户免费)。所有版本均提供一年期可更新的使用权证。要了解更多价格和供货的信息，请联络Actel。