高速CMOS钟控比较器的设计

随着现代通信技术的广泛应用，高速低功耗的电子设备成为市场的主流，这些设备都依赖高性能的模数转换器(ADC)，特别是对速度的要求越来越高，高速ADC成为决定设备性能的关键因素。而电压比较器是模数转换电路中的重要模块，比较器的性能往往对转换器的转换速度和精度具有决定性的影响，高速比较器的设计是高速ADC设计的关键。

应用于ADC时，比较器重要的性能指标包括工作速度、精度、功耗、输入失调电压(offset voltage)和踢回噪声( kickback noise)等。锁存比较器是常用的一种比较器，具有速度高、功耗小的特点。它通过正反馈机制，将输入的模拟信号再生成数字信号。在再生节点，较高的电压变化会通过寄生电容耦合到输入端，形成踢回噪声，从而破坏输入信号。此外，锁存比较器的速度和失调也是一对矛盾，为了提高比较器的性能，需要在它们之间进行折中。

采用预放大级、判断级、输出级这一结构设计的比较器具有低输入失调电压和低踢回噪声，预放大器进行输入信号的放大以提高输入信号的灵敏度，并且把比较器的输入信号与来自正反馈判断级的踢回噪声隔离开，这一点对保证电路的性能非常重要。

本文通过理论和仿真对比较器结构进行了分析，优化预放大电路和比较电路，设计了一种由预放大级、判断级、输出级构成的钟控比较器。把时钟脉冲应用于比较器的设计，极大地提高了比较器的性能和速度，该结构的比较器具有低输入失调电压和低踢回噪声的特点，速度快，精度高，适用于高速Flash ADC电路。

1　比较器电路设计

比较器总体电路如图1所示。本文采用的高速比较器结构包括预放大级、判断级和输出级。其中预放大级放大比较器的输入信号以提高输入信号的灵敏度，并且把比较器的输入信号与来自正反馈级的踢回噪声隔离开;判断级对经过放大的输入信号进行比较;输出级把比较级的输出信号放大到数字逻辑电平。下面具体讨论各部分电路结构。

图1　比较器整体电路图

1. 1　预放大级电路

在高速比较器中，为了使判断级的输入信号在尽可能短时间内到达，要求前置放大器有很高的带宽，同时为了提高增益，需要采用多级放大实现。本文中的预放大级为两级，M1 和M2 组成差分输入电路结构，可以得到较强的共模抑制能力，提高比较器对噪声的抑制能力。M5 和M6 构成二极管连接的负载，M3 和M4 组成交叉耦合的负载，用来提高放大器的增益。M7 和M8 组成第二级放大器。比较器的输入电容由M1 和M2 管的尺寸决定。本设计将着重关注电路的速度，因此输入差分对晶体管使用最小栅长。

1. 2　判断级电路

判断级电路是比较器的核心，应该能分辨出毫伏量级的输入信号差。本文采用具有回滞效应的判断电路，这种结构使用正反馈结构来实现两个信号的比较，速度快、精度高，而且能抑制信号上的噪声。

该电路通过把M9 和M10管的栅极交叉互联，实现正反馈，以提高判断电路的增益。当时钟信号CLK为高电平时，判断电路的输出依赖于输入信号，比较器处于比较状态，在下一个时钟阶段，也就是时钟信号CLK为低电平时，M13管截止，比较器停止比较，处于锁存状态，记下CLK为低电平时的比较器输入状态，把输出信号锁存为逻辑“1”或“0”。时钟信号CLK为高电平时。

此时判断级电路是一个双稳态交叉耦合电路。

如果io + < io - ，M9 和M12导通，M10和M11截止，此时判断级的等效电路如图2 ( b)所示。如果β1 1 =β12 =βA，β9 =β1 0 =βB ，则vo + =VDS9≈ 0 V (此时M9 导通) ，vo - 为; 当io + > io - 时， M10和M11导通，M9 和M12截止，此时判断级的等效电路如图2 ( c)所示， vo + 为。因此vo +和vo - 的最大值不超过2VTHN 。分析判断级的等效电路可以得到由图2 ( b)的状态到图2 ( c)的状态的转换电流值为: io + =βB ·io - /βA ，由图2 ( c)的状态到图2 ( b)的状态的转换电流值为: io - =βB ·io + /βA ， 这个电流临界点也是输出电压发生转换的临界点。如果βA =βB ， 那么， 输出电压的转换将发生在电流io + = io - 的时候。如果βA 与βB 不等，那就会使比较器表现出磁滞现象。

1. 3　输出缓冲级电路结构

比较器的最后一级是输出缓冲级(又被称为后放大器) ，其主要作用是把判断电路的输出信号转化为数字逻辑电平(0 V或1. 8 V) ，输出缓冲器的输入是一对差分信号，没有压摆率的限制。本文采用自偏置的差分放大器( self2biasing differential am2p lifier)作为输出缓冲级，同时在放大器的输出端加两级反相器，用作附加的增益级，并实现负载电容和自偏置差分放大器之间的隔离。

图3所示是一个自偏置的差分放大器，它包括两个差分放大器，每一个均作为另一个的负载。M15和M16的栅极没有连接到外部偏置，而是连接到M17和M18的漏级，形成负反馈环路，来实现差分放大器尾电流的自适应。M15和M16工作在线性区，可以获得大的输出电压摆率，使得输出电压直接转换到数字逻辑电平。当M17和M18的栅极电压增大时，M17和M18的漏级电压下降，并使M15导通，电流增大，这个电流通过M19流向连接在M19和M20漏极的输出电容。在这种情况下，M16的电流为零。当M17和M18的栅极电压下降时，M16导通，那么大电流经过输出电容通过M16泄露。因此，这一结构的电路具有吸入和供出大电流的能力， 且没有静态电流，这个特性非常适合于高速比较器的应用。

图3　自偏置差分放大器

2　电路的优化设计

2. 1　速度优化

比较器的工作速度与预运放的增益、时间常数和判断级的时间常数有关。图4给出了预运放交流小信号等效电路图。

在该电路中， gm1 = gm2 ， gm3 = gm4 ， gm5 = gm6 ， CA =CB ，由图可得预运放的传输函数为:

从式(2)可以看出，只要gm5小于gm3 ，预运放的极点就在左半S 平面， 系统将是稳定的。预运放的直流增益为:

从式(4)可看出，由于添加了交叉耦合负载M3和M4 ，预运放的增益提高了gm3 / ( gm3﹣ gm5 )倍， 只要调整M3、M4 与M5、M6 的宽长比， 即调整gm3与gm5之比，就可方便地调整预运放的增益提升量。

从式( 2) 还可以看出， 预运放的时间常数为CA / ( gm 3﹣ gm5 ) ，降低预运放的时间常数需要减小预运放输出端的电容， 同时合理选择差分对管的偏置电流并适当提高gm5与gm 3的差。

图4　预运放交流小信号等效电路图。

当时钟信号CLK为低电平时，判断级的等效电路如图5所示。其中Vi9和Vi10分别为M9 和M10漏极的初始电压， C9、R9 和C10、R10分别为M9、M10管漏级到地的电容与电阻，理想情况下M9 和M10完全对称， R9 = R10 = R， C9 =C10 =C。

图5　( a)判断级等效原理图， ( b)小信号等效模型。

由图5 ( b)小信号模型得到比较器传输延时的时间常数为:

其中τ= RC， Iss为判断级的尾电流源(M14 )电流。根据式(5) ，为了减小时间常数提高比较器的速度，一般可以采用最小尺寸的沟道长度， 此外还可以增大判断级的尾电流，但这也会带来功耗增加和输入共模范围减小等不利因素。

2. 2　失调电压

比较器的失调电压主要来源于预运放的失调电压。它主要是由MOS管阈值电压的失配和电流的失配引起的，它的标准差如下式

其中：

式中，δ21， 2是预运放输入差分对失调电压的标准差，δ23， 5是预运放负载管失凋电压的标准差; AVTN ， AVTP ，AβN ， AβP分别是NMOS管和PMOS管工艺模型中阈值电压的失配因子和电流的失配因子。从式( 6) 、(7) 、(8)可以看出，减小预运放输入差分对管和负载管的过驱动电压，并适当增加它们的面积可有效地减小输入失调电压。但同时增大了漏极电容，降低比较器的速度。因此，比较器的设计需要在功耗、速度和精度之间进行折中。

3　电路仿真

通过以上分析，使用Hsp ice进行仿真与优化，最终确定比较器的核心电路(预运放与判断级电路)内各晶体管尺寸如表1所示。

表1　比较器核心电路各晶体管的宽长比

在电源电压1. 8 V、SM IC 0. 18μm CMOS工艺模型下，采用Hsp ice对前面设计的比较器电路进行仿真。为了检验比较器在各种工作情况下输出的正确性，在比较器的输入端加上幅度和极性随时间变化的信号作为测试信号，工作时钟频率为500MHz，仿真波形如图6所示。图6 ( a) 、( b)中第一栏是时钟控制信号CLK，第2栏是输入信号Vin和参考电压Vref ，第三栏是比较器的输出信号Vout。通过对仿真结果进行分析，在输入信号为具有大跳变极端信号(在基准参考电压0. 8 V 下，两信号为0. 81、0 V或是0. 79、1. 8 V)的情况下，比较器的最小精度为±0. 3 mV (基准电压1 V) ，仿真结果验证了比较器功能的正确性。

图6　比较器整体仿真波形

4　结论

本文设计了一个基于1. 8 V电源电压、时钟频率可以达到500MHz的高速钟控电压比较器，采用预放大级、判断级、输出缓冲级结构，每一级的电路结构简单，通过对各个部分电路的特点进行分析，优化了前置放大器的晶体管的尺寸，实现了高速、高精度、低功耗的要求。在SMIC 0. 18μm CMOS工艺模型下，采用Hspice对电路进行仿真，结果表明在500 MHz的时钟频率下，比较精度可达0. 3 mV，功耗仅为26. 6μW，该电路可以应用在高速Flash ADC电路中。