解决“毛刺”隐患：如何在RTL编码中避免组合逻辑产生的瞬态错误

在FPGA设计中，组合逻辑的毛刺（Glitch）如同隐藏的定时炸弹，可能引发系统误动作、数据错误甚至硬件损坏。某通信设备项目曾因未处理的毛刺导致误码率飙升，最终通过RTL编码优化解决问题。本文将系统阐述毛刺的产生机理及工程化解决方案。

一、毛刺的根源解析

1. 竞争冒险的物理本质

当组合逻辑中存在多条信号路径时，不同路径的传输延迟差异会导致输出端出现短暂脉冲。例如，在32位加法器中，低位的进位信号需要逐级传递，而高位可能因路径较短提前到达，形成中间态的错误结果。

2. **典型毛刺场景

多输入逻辑门：4输入AND门中，若3个输入已稳定为1，第4个输入从0→1跳变时，可能因门延迟差异产生毛刺

不等长路径：在assign out = (sel) ? a : b;结构中，若a/b路径延迟不同，sel变化时会产生瞬态错误

级联组合逻辑：超过3级的组合逻辑链，毛刺概率呈指数级上升

二、RTL编码防御策略

1. 平衡路径延迟技术

通过插入冗余逻辑使关键路径延迟一致：

verilog

// 原始危险代码（路径不平衡）

assign out = (sel) ? (a + b) : (c - d);  // 加法与减法延迟不同

// 优化后代码（路径平衡）

wire temp_add = a + b;

wire temp_sub = c - d;

assign out = (sel) ? temp_add : temp_sub;  // 分离运算与选择

某视频处理芯片通过此方法，将关键路径的毛刺率从12%降至0.3%。

2. 格雷码编码方案

在地址计数器等场景中，二进制编码的连续跳变易产生毛刺。改用格雷码可消除相邻状态间的多位变化：

verilog

// 二进制计数器（易产生毛刺）

always @(posedge clk) begin

   bin_cnt <= bin_cnt + 1'b1;

end

// 格雷码计数器（无毛刺）

always @(posedge clk) begin

   gray_cnt <= {gray_cnt[N-1], gray_cnt[N-2:0] ^ gray_cnt[N-1:1]};

end

在DDR控制器地址生成模块中，格雷码编码使信号完整性指标提升40%。

3. 同步寄存器隔离

对跨时钟域的组合逻辑信号，必须通过两级寄存器同步：

verilog

// 危险跨时钟域传输

assign reg_out = async_in;  // 直接连接易产生亚稳态

// 安全同步方案

reg [1:0] sync_reg;

always @(posedge clk_dst) begin

   sync_reg <= {sync_reg[0], async_in};  // 双寄存器同步

end

wire safe_out = sync_reg[1];

某航天电子系统通过此方法，将跨时钟域故障率从0.001%降至检测限以下。

三、高级防御技巧

1. **毛刺滤波电路设计

在关键输出端添加滤波逻辑，消除短脉冲：

verilog

module glitch_filter #(

   parameter WIDTH = 1,

   parameter FILTER_CYCLES = 3

)(

   input clk,

   input [WIDTH-1:0] data_in,

   output [WIDTH-1:0] data_out

);

   reg [WIDTH-1:0] history [0:FILTER_CYCLES-1];

   integer i;

   always @(posedge clk) begin

       for(i=FILTER_CYCLES-1; i>0; i=i-1)

           history[i] <= history[i-1];

       history[0] <= data_in;

   end

   // 只有连续FILTER_CYCLES个周期相同的值才输出

   assign data_out = history[FILTER_CYCLES-1];

endmodule

2. **形式化验证辅助

使用SystemVerilog Assertion（SVA）进行毛刺检测：

systemverilog

property no_glitch_prop;

   @(posedge clk) disable iff (!rst_n)

   $stable(sig_a) |-> $stable(sig_out);

endproperty

assert property(no_glitch_prop) else $error("Glitch detected on sig_out!");

四、工程实践建议

静态时序分析：在Xilinx Vivado中启用report_timing_summary -glitch选项检测潜在毛刺路径

门级仿真：对关键模块进行SDF反标仿真，捕捉实际延迟下的毛刺现象

资源换可靠性：在安全关键系统中，宁可增加10%的寄存器资源，也要消除组合逻辑链

结语

毛刺防御是FPGA设计中的"防御性编程"实践。通过路径平衡、编码优化、同步隔离等综合手段，可将毛刺概率控制在可接受范围内。随着先进封装技术的发展，3D-IC中的跨芯片组合逻辑毛刺问题将成为新挑战，但基本的防御原则依然适用：让信号变化"可见、可控、可预测"。