把电源挪到芯片背面，省下的到底是哪一段

一颗加速器要在零点七伏上吃两千安培，这个组合把横向供电的账算穿了。业界的做法是把最后一级变换搬到封装底下，用垂直路径把大电流送进芯片。省下来的不是变换效率，是那段再也绕不开的铜。

功率等于电压乘电流。这句话在配电层面是老生常谈，在芯片供电这一层，它决定了一整套架构。

一颗现代训练芯片的主供电轨在零点七伏上下，峰值电流接近两千安培。两千安培走一段铜，损耗按电流平方增长，这是绕不过去的算术。

横向供电的四堵墙

传统做法是把稳压模块摆在处理器四周，从边沿往中间送电。几十相并联，模块绕着封装排一圈。这套方案在几百安培的时代工作得很好，到了千安级，四堵墙同时出现。

第一堵是铜。有厂商算过一笔账：两千安培在零点七伏下，由三十多相稳压器横向供电，板级铜箔上的 I²R 损耗在五十瓦以上。这五十瓦不进算力，只发热。

第二堵是压降梯度。横向送电时，电流从封装四边进入，越往芯片中心，路径越长，压降越大。要保证芯片中心拿到零点六五伏，边沿可能得给到零点七零伏。五十毫伏乘上一千安培，又是五十瓦。

第三堵是瞬态。加速器的 di/dt 可以到每微秒两千安培，峰值需求是持续电流的两倍，持续一到两毫秒。横向路径上的寄生电感限制了这个电流的变化速度，电压跌落只能靠封装和板上的去耦电容来兜。

第四堵是面积。铜箔加厚、过孔加密、电容阵列铺满，板子上留给信号和散热的面积被一点点吃掉。

伊利诺伊大学芝加哥分校、佐治亚理工和宾州州立的一篇预印本给了一个更直接的量级：在现代异构集成系统里，封装级供电网络（PDN）上的损耗可以占到负载功率的约四成。

垂直供电改了什么

垂直供电（VPD）的思路是把顺序倒过来：高压低流先横向送到封装正下方，再在贴近负载的地方一次性降到亚一伏，大电流只在垂直方向上走很短一段。

为什么损耗能降这么多，原因在平方关系。同样功率下，电压提高到四十八倍，电流就降到四十八分之一；损耗与电流平方成正比，于是比例变成四十八的平方，约两千三百分之一。当然这是理想比值，实际还有变换级自身的损耗，但方向是清楚的。

公开数据里，一个千瓦级的垂直供电系统，路径损耗可以做到百分之五以内。另一组厂商测算更具体：横向方案的等效阻抗约两百微欧，一千安培下损耗两百瓦；垂直方案的集总阻抗可做到十微欧以内，同样电流下损耗十瓦。加上前面那五十毫伏压降被抹平，单颗处理器的节省是两百四十瓦量级。

两百四十瓦对一颗上千瓦的芯片不是小数。放到十万颗处理器的集群里，这是兆瓦级。

图 1　横向与垂直两条路径：电流在铜上的长度决定了损耗，电压等级决定了电流（依据原文第 2 节与企业公开数据绘制）

变换级怎么塞进去

四十八伏到亚一伏，压差太大，一级做不完。工业界的做法是两级。

第一级是横向的 LLC，工作在固定频率，当直流变压器用，把四十八伏降到中间母线。这一级不需要调压，可以按最高效率设计。第二级是超薄多相 Buck，放在封装下方，负责快速瞬态响应和大变比。也有方案再加第三级，用集成稳压器（IVR）直接做在芯片或中介层上。

这里有个容易被忽略的收益：中间母线电压取得越高，板上的横向电流越小，导通损耗越低；但第二级的变比也越大，开关损耗和占空比极限越难处理。这个取舍点在什么位置，取决于器件和磁件的水平，没有通用答案。

清华、澳门大学和电子科技大学的一篇综述把多芯片多相变换器的组织方式拆成几种：环形、链式、网状，以及独立控制和主从控制。当变换器数量到几十上百颗，控制和均流的复杂度会超过器件本身，成为设计的主要工作量。

代价转移到了封装

垂直供电不是一个免费的搬家，它把问题从板级挪到了封装级，而且新问题更难。

**机械应力。** 把一整块又大又硬的变换器嵌进基板，会形成明显的刚度梯度。变换器的热膨胀系数和周围基板不匹配，全局翘曲、分层风险、重分布层里的剪切应力都跟着来。这不是仿真里可以忽略的项，是决定良率的项。

**故障传播。** 变换器、PDN、负载三者在电气上强耦合。变换器内部的一个故障，可以在亚微秒量级通过共享的 PDN 传到负载侧。板级方案里，这段路径还有母线和连接器做缓冲；封装内没有这个缓冲。

**可诊断性。** 单体式嵌入式供电结构一旦集成完，各个变换级就没法单独访问。装配前的表征、装配后的故障隔离，手段都变少了。

**热。** 变换器的损耗从板子挪到了封装底下，而封装底下原本就是热最集中的地方。散热设计要从"给芯片降温"改成"给芯片和它的电源一起降温"。

针对这几条，那篇预印本提出分布式垂直供电（DVPD）：不用一整块大变换器，而是用细间距网络把多个小变换器水平铺开，元件在多层功率层里垂直叠放。单点故障的影响范围被限制在局部，翘曲应力被分割，各区域可以按本地负载独立调节。

电感去哪了

垂直供电还有一个常被问到的问题：多相 Buck 的电感放在哪。

封装底下没有高度。传统绕线电感的高度是厘米级，塞不进去。三条路在同时走：把磁粉压进基板做嵌入式电感，用薄膜工艺做平面电感，或者干脆提高开关频率把电感量需求降下来，用空心或极小磁芯解决。

每一条都有代价。嵌入式电感的饱和电流和直流电阻互相牵制；薄膜电感的面积效率低；提频则把开关损耗推上去，而封装内的散热条件恰恰最差。

这也是为什么垂直供电目前主要落在主供电轨上，辅助轨和低电流轨还在用传统方案。

什么时候值得换

判断要不要走垂直供电，可以按三个问题过一遍。

第一，主轨电流有没有过千安。几百安的芯片，横向方案加厚铜箔、优化过孔还撑得住，垂直供电的封装代价收不回来。

第二，瞬态指标有多硬。如果电压容差是正负百分之五，而 di/dt 到了每微秒两千安培，横向路径的寄生电感基本就是死路，这时垂直供电不只是省电，是能不能达标的问题。

第三，封装工艺链有没有准备好。垂直供电要求基板厂、封装厂、电源厂在同一个设计里协同，翘曲和应力的仿真要在流片前做完。这条链没打通，方案再漂亮也落不了地。

图 2　垂直供电的三种形态：单体嵌入式、分布式细间距、以及芯片级集成稳压（依据原文第 2、3 节绘制）

一句话

垂直供电省下的那两百多瓦，本质上是把"电流在铜上跑了多长"这个变量按住了。代价是把机械应力、故障传播和散热三件事一起搬进了封装。它不是一个更小的电源模块，是一次 PDN 从平面到垂直的结构性改动。

内容来源：arXiv 开放获取预印本；Journal of Semiconductors（开放获取）2025 年第 46 卷第 7 期

原文标题：A Comprehensive Design Framework for Vertical Power Delivery in High-Performance Computing；Multi-chip multi-phase DC–DC converters for AI power: a ring, a chain, or a net, independent or master-slave?

作者：S. Krishnakumar, Y. Popryho, I. Partin-Vaisband（伊利诺伊大学芝加哥分校），M. Choi, S. Kumar（佐治亚理工），R. R. Khorasani, M. Swaminathan（宾州州立）；Yan Lu, Zhiguo Tong, Jiacheng Yang, Zhewen Yu, Mo Huang, Xiangyu Mao（清华大学、澳门大学、电子科技大学）

链接：arxiv.org/abs/2606.28837；doi.org/10.1088/1674-4926/25040033

配图说明：图 1、图 2 依据原文第 2、3 节内容自行绘制，为原理示意，非原文原图复制；文中企业测算数据引自公开技术资料

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