在AI算力基建中，业界早期普遍聚焦加速芯片单卡峰值算力（Peak FLOPS）。然而，随着万卡与十万卡级集群规模化部署，系统整体计算效率问题日益凸显。一个现实摆在整个行业面前：理论峰值绝不等于真实生产力。

在 2026 年 10 月 15 日众星微发布会上，清华大学无锡应用技术研究院 IC 平台主任周德金博士在受邀分享中指出，当前智算集群的模型浮点运算利用率（MFU）普遍在 30% 至 55% 区间，多数业务实测难超 50%。换言之，集群中近一半甚至过半的昂贵算力，在跨节点等待、数据搬运与异步同步中被凭空消耗。

集群有效算力 ＝ 单点算力 × 规模 × 互连效率

众星微总经理郭二辉在会上提出了这一衡量集群系统能力的通用关系式。在先进制程面临物理与热功耗约束下，提升互连效率成为改善有效产出、降低单位算力成本（单 Token 成本）的关键路径。

行业公开拆解数据显示，在 NV GB300、VR200 等超节点架构中，互连芯片在整机柜物料清单（BOM）中的价值占比达 8% 至 9%，增速明显高于机柜平均水平。按此结构测算，国内每年互连芯片配套市场空间约为 1000 亿元。

从 2020 年 4 月“四无”（无人员、无代码、无经验、无可用成熟 IP）起步，到累计出货突破 80 万颗，众星微在无锡交出了国产互连芯片的全栈产品答卷，公司在通用计算与智能计算两大方向构建了包含存储互连、网络互连及AI互连的产品组合，截至本次发布会已实现 12 款芯片量产+系列核心IP，产品广泛应用于互联网、金融、运营商、电力能源等行业，展现了国内产业应对系统性运力瓶颈的工程推进路径。

图 1：2026年10月15日众星微（无锡）品牌及全栈产品发布会现场

从LLM走向物理世界，网络拓扑重构

高性能互连芯片的技术演进受算法与计算范式的物理约束驱动。周德金博士分析了人工智能从大语言模型（LLM）向世界模型（World Model）演进的技术特征。

首先在通信流量模式层面，随着稀疏混合专家（MoE）架构普及，模型参数规模持续扩大，单次激活计算量虽相对受控，但各专家模块间的 All-to-All 突发通信大幅增加，对交换网络的吞吐与突发拥塞调度能力提出了更高要求。与此同时，超长上下文与智能体（Agent）系统的扩展导致推理阶段 KV-Cache 剧增，单卡显存受限推动了基于 CXL 协议的跨节点内存池化需求；而世界模型强调对物理环境的实时感知、预测与动作闭环，要求端到端交互具备确定性的毫秒级甚至微秒级响应能力。

从架构演进看，数据中心连接经历了清晰变化：早期互连负责核心与外设的点对点接入；随后 Switch 解决多节点数据分发；而在超节点系统中，互连芯片已跃升为组织管理计算、存储、网络与共享内存的高性能交换中枢（Fabric）。在单卡制程存在客观代际差异下，通过优化互连拓扑、提升链路带宽与降低传输时延，减少算力单元在通信等待中的闲置损耗，是提高集群综合产出的关键工程策略。

破局“四无”：国产互连芯片的六年量产长征

在计算系统硬件架构中，总线交换、存储控制与高速网络等互连器件设计门槛高、周期长，不仅要求对高速 SerDes 具备深厚积累，还须深入理解协议栈与上层操作系统。

据郭二辉介绍，众星微 2020 年 4 月成立时，国内在企业级存储互连（RAID、SAS Expander）与高速 PCIe 交换芯片领域研发基础薄弱：全流程开发人才匮乏、底层软件栈需自主搭建、行业缺乏正向设计经验，且外部成熟商用 IP 供给受限。

众星微公布的数据完整呈现了研发转化过程：2022 年 8 月首代产品量产出货，首批交付 280 颗；2024 年出货约 5 万颗；2025 年累计突破 40 万颗，销售额超 10 亿元；截至本次发布会，芯片及板卡累计交付超 80 万颗（存储卡超 40 万片、Switch 芯片超 30 万颗、网卡超 10 万片），预计 2026 年底累计出货突破 100 万颗大关。

在我国首个全国产十万卡智算集群项目中，众星微部署了 6 款芯片产品，总使用量约 20 万颗（网络及互连芯片超 12 万颗）。工程数据显示，通过芯片底层与整机系统协同调优，该集群现场集成调试周期缩短了约一个月；基于自研 32T IB 交换芯片与 400G 网卡构建的网络底座，在读写带宽与时延指标上达到了与国际主流同类产品相近的水平。

自研核心 IP ：被“逼”出来的工程创新与三大新品

为什么一家芯片设计企业必须坚持从 SerDes 到控制器的全栈底层自研？郭二辉在大会主旨演讲中从芯片物理实现的角度给出了动因：自研核心 IP 并非单纯为了商业替代，而是为了突破超高通道密度下的物理版图与架构复用瓶颈。

在 32T 及以上交换芯片中，内部 SerDes 通道（Lane）通常达 300 至 500 条。若采用常规商业通用 IP，其方正版图会导致外围布线面积显著超标，在光罩曝光极限尺寸（Reticle Limit）限制下难以完成物理布图。众星微自主开发高深宽比的扁平化 SerDes 单元，实现了在 SoC 边缘紧凑排布两至三圈，在有限物理面积内满足了超高通道密度的布局需求。在多端口高通道 PCIe 交换架构中，芯片需支持复杂的链路拆分（Bifurcation）。自研协议控制器实现了不同模式下端口间缓存（Buffer）共享与数据通路复用，由底层统一设计时钟分配网络，降低了重度拥塞下的缓存开销并节约了芯片硅片面积。

在此次发布会上，众星微集中推出了三款面向下一代计算与存储架构的核心新品。在总线交换方向，PCIe 6.0 Switch 遵循 PCIe 6.0 规范，提供最高 144 条通道，传输时延控制在 100 纳秒量级，支持 CXL 协议以配合内存扩展与资源池化架构。在高速网络适配方向，800G 多协议 AI NIC 支持以太网与类IB 协议，芯片内部原生集成了 PCIe Switch 模块，省去板卡级外挂桥接芯片，减少整机硬件物料清单（BOM）成本与高频信号传输插损；同时，该网卡在硬件逻辑层集成了拥塞控制、多路径负载均衡与选择性重传算法，并针对国内大型互联网客户需求完成了专属通信协议适配。在存储互连方向，下一代多模 RAID 芯片相比上一代产品实现吞吐性能提升，支持 SAS、SATA 以及 PCIe 5.0 三种连接模式，面向全闪存存储环境提供高并发数据校验与落盘保护能力。

从研发经济性看，自研 PCIe 控制器与 SerDes 跨 RAID 卡、Switch 芯片与网卡复用，有效摊薄了前期研发投入；同时，掌握底层物理层参数定义，能减少多厂商部件集成时的固件互操作性故障，缩短整机联调周期。

品控与质量：60 万小时实跑与小于 100 DPPM的实力

在金融与企业级计算市场，互连芯片关乎数据落盘安全，硬件故障引发的数据丢失具有不可逆性，“1 比特失误就可能引发数亿损失”。面对博通等国际巨头构筑的高墙，国产芯片必备的敲门砖就是过硬的工业级质量数据。

众星微披露的数据显示，其芯片级出货客户退货率（DPPM）小于 100，板卡级的DPPM小于 500。郭二辉说明指出，公司针对所有的客退芯片都进行了物理失效分析（FA）：结果表明故障主要归因于机房湿度超标引起的微短路、运输跌落机械损伤及组装产线防静电（ESD）不达标，未发现一起是由原生硅设计或制造缺陷引起的失效。

众星微建立了覆盖全流程的工程质控：
在研发规范上，建立包含 449 份工程文档的“星云”体系，覆盖架构、验证、封装等 23 个方向，严格把控 11 个研发里程碑节点。在测试与 Signoff 验收中，代码、分支与功能覆盖率执行 100% 验收，DFT 故障覆盖率超 99%，物理 Signoff 阈值严于晶圆代工厂通用标准。在长期老化与应力测试中，在 RAID 交付前搭建 500 台服务器与 1000 张板卡平台，累计运行 60 万小时实测 MTBF，并针对接口开展单月 3000 次高频插拔应力测试。在内部闭环验证中，全国 8 个研发中心的千余人团队将自研网络芯片应用于企业内部研发网，通过自用加速暴露并修复底层缺陷。

产业链的深度融合：天下苦“B”久矣

在发布会现场，浪潮、联想开天、中兴通讯、新华三、海光、曙光、移动云等多家产业链伙伴介绍了与众星微在整机方案、算力集成及场景落地方面的具体合作进展。

在整机供应保障方面，联想开天副总裁韩东兴表示，联想开天在全线整机中完成了众星微全品类适配导入，截至 2026 年 9 月底交付近 10 万片，拓展了关键元器件的稳定供应来源。中兴通讯副总裁郭树波指出，随着算力服务器业务增长，众星微互连产品已在中兴计算与存储设备中广泛应用。

在芯算融合协同设计方面，海光信息总裁助理、创新产品部副总经理李成介绍了双方的三种合作模式：一是方案兼容适配，众星微产品成熟配合海光 CPU（1000/3000/5000/7000系列）及 DCU（8000系列）在金融场景商用；二是 Chiplet 联合开发，将海光扩展 Die 与众星微 100G 网络模块进行系统级封装集成，新华三已基于该方案完成近 10 款主板设计并导入互联网客户；三是在十万卡集群项目中部署包含海光芯片与众星微 12 万颗以上网络互连芯片在内的超节点方案。

在工程实测对比方面，中科曙光系统硬件部副经理赵亚飞展示了 ScaleX40 超节点与 H620-G50 服务器的测试数据：2230 SAS HBA 卡在两盘 RAID 1 和 16 盘 JBOD 场景下吞吐表现不弱于国际B家的 95 系列；1260 100G 网卡在 TCP 时延与 RDMA 发送时延表现良好；搭载众星微 PCIe Switch 的系统在大模型训练吞吐与推理单请求时延上与国外主流方案相当。

图 2：发布会现场展区展出的众星微全栈互连芯片与硬件板卡

生态非对称博弈：从抓包攻坚到 2000W 物理极限

互连芯片在生态上具备特殊的 “一手托两边” 属性：一头适配 CPU、GPU 与操作系统，另一头向下兼容数百种硬盘背板、闪存介质与光模块。国际巨头耕耘数十年享有下游主动适配地位，而众星微作为后来者，首先要投入大量的资源完成向上向下的主动适配兼容。

郭二辉提及了一个工程细节：业务初期适配特定国际品牌硬盘时，因缺乏原厂技术支持与协议文档常现握手异常。工程团队采用协议分析仪抓包分析错误报文，反推外设固件非标处理机制，通过修改芯片固件完成适配。截至目前，众星微已累计适配 7 大主流 CPU、15 大算力芯片、50 余个型号操作系统，以及 300 余个型号硬盘与光模块。

关于下一阶段发展，众星微技术团队明确了攻关重点与能力边界。在功耗与散热方面，宁佐林指出，集群向十万卡演进时拓扑路径呈指数级上升，下一代超高吞吐交换芯片的预期热设计功耗（TDP）正逼近 2000W 级别。极高热流密度下局部热点若达 90℃ 至 100℃ 将严重威胁系统寿命，对封装架构与液冷散热构成严峻考验。在光互连（CPO）技术节奏与分工方面，目前 112G 铜互连在机柜内已成熟应用，224G 处于局部试用，业界预计 CPO 普及将发生在 448G 时代。众星微表示将聚焦自身具备优势的高速电芯片与 SerDes 设计，不涉足薄膜铌酸锂、硅基微环等底层材料加工领域，与光电模块伙伴开放合作，优先推进架构相对规则的NPO 光电集成。

结语：立足底层工程，释放系统算力潜能

关于对人工智能硬件投资周期的讨论，郭二辉从研发实操角度表达了对需求的判断：无论金融市场短期预期如何调整，在工业辅助设计、工程仿真及芯片正向验证中，高性能计算与高速存储资源依然存在显著实际需求，国内基础设施在关键器件维度的供给能力仍有较大补足空间。

从早期政策牵引选型，转变为当前商业客户列为主动采购选项，转化的基础在于产品在生产环境中的长效可靠运行与数据积累。

算力系统的价值体现于综合效能。在单点制程受限的现实下，解决算力在节点间的传输损耗是构建高效基础设施的必由之路。通过底层核心 IP 自研、系统协同与工业级质控，众星微的国产高性能互连芯片正进入更大规模部署阶段，为数字基础设施提供通信支撑。