利用AI设计一块 6 层 4 线路 ADC 板

什么是 SuperEDA2?

SuperEDA2 是一个 MCP 服务器，允许 Claude Code 设计 KiCad 10 原理图和电路板，并将这些设计以“按原样”实现。具体而言，每个设计决策的原因都直接写入元器件、网络和铜层铺地之中，而不是依赖外部数据库或文件角落的备注。例如，R101 的原因记录在 R101 字段中，GND 铺地的原因记录在该铺地的字段中，内层 In1.Cu 的原因则记录在该层中。

例如，内层 In1.Cu 上标注了如下文字：

GND 铺地(全平面)。作为 F.Cu 上模拟信号线路的参考平面，同时也是电气隔离 F.Cu 与 In2(数字总线)的电极。在此处布线信号会破坏这种隔离，因此其他网络的走线不得进入。

所有 281 个元件和 265 个网络均各自记录了其存在的理由。由于没有任何信息指向其他地方存储的内容，因此下一个接触该电路板的AI——即在“压缩”之后的AI，或另一个会话中的AI——在触碰到某个部件的瞬间，就会知道该部件为何存在。

这便是整个概念的含义，也是SuperEDA2所完成的全部工作。

电路板：DE10-Nano用4通道ADC

状态：仅设计数据。电路板尚未制造或测试。

我给出的指令：

•通道数：4

•主机：Terasic DE10-Nano

•层数：6层 / 带VIP(引脚输入)

•过孔直径：0.30毫米 / 0.15毫米钻孔

•电源输入：±12V，非隔离

•输入：±10V，直流耦合，SMA接口

•电路板尺寸：100 × 100毫米

•ADC芯片：“此规格下最快的芯片”

以上就是最初的全部指令。我没有指定具体零件编号、电路图、元件数量，或如何使用各层。

此后，我只给出了另外两条指令，均在设计绘图阶段：

•将总线上的电阻阵列替换为独立的芯片电阻。

•ADC输出级的走线相互交叉，应直接绕行。

总共三条指令。AI处理时间略超过三小时;而我本人实际操作的时间不到三分钟。几乎完全自动化。

由SuperEDA2 / Claude Code生成的原理图，经AI重新排版以提高可读性。网表与原始设计完全一致，包含4个相同的通道模块、电源、时钟分配以及DE10-Nano引脚。共281个部件，单页文件。ERC错误：0。

最终结果

•尺寸：281个元件，6层，100×100毫米，2,054条走线，434条通孔

•原理图：ERC错误0

•PCB：DRC错误0 / 未连接0 / 原理图不匹配0

原理图和布局图均已完整。ADC：四个AD9254BCPZ-150(14位/150 MSPS);差分放大器ADA4932-1;时钟分配CDCLVD1204;电源：一个降压电路 + 六个LDO。以上均未作具体说明。

元件按功能模块进行布局

元件并非随意堆放：每个功能模块都有指定的区域，并在该区域内放置元件。各模块所占区域及所属元件均以[AI:module]的形式记录在PCB文件中。

本文编译自hackster.io