设计高速ADC的时需要考虑的要点

在设计高速模拟数字转换器(ADCS)时的许多讨论中,ADC采样时钟的影响对满足特定的设计要求至关重要。对于ADC的采样时钟,有几个指标可以理解,因为这些指标将直接影响ADC的性能,特别是信噪比。

在本文中,我们将探索许多实验和权衡，并寻求在工作台上证明它们，以使您更好地了解下一个ADC时钟设计。

平衡和它们对ADC性能的意义

我们使用了一个评估模块,其中包括三台信号发生器,提供从ADC需要的不同信号。 模拟输入和时钟输入都被10兆赫参考信号锁定,并使用带通滤波器进行滤波,以消除来自信号发生器的任何不必要的噪音和虚假信号。

当试图最大限度地提高一个高速转换器设计的性能时,有许多权衡。让我们先从源开始:在实验室中用作采样时钟源的信号发生器。在实验中,我们使用了一个25兆赫的时钟或一个输出功率为+10dbm的信号发生器。我们在相同的条件下配置了每个信号发生器,以了解相对相位噪声对转换器性能的影响。

然后,我们记录25MSP的ADC与不同的信号发生器显示，对于每种测试源,我们将时钟常数保持在+10dbm,并将模拟输入频率(FIN)从2兆赫扫至30兆赫。在每一个频率点,在测量分贝的信噪比值之前,我们将信号发生器的输出功率水平调整为-1分贝。为了保持实验的一致性,我们一直使用性能最高的信号源为模拟输入源。

当模拟频率增加时,信噪比开始下降并恶化。这个术语被称为"振动限制",意思是说在某一点上,ADC的时钟源、时钟信号链或两者都将开始支配转换器的整体性能,导致ADC在操作带有噪音较高的时钟源的转换器时的信噪比下降。

如你所见,每个信号发生器的相位噪声贡献随着模拟输入频率的增加而略有不同,而在较低的模拟输入频率,相位噪声的影响较小。

时钟的转轴速率是影响ADC性能的另一个特征。冲击边缘的冲击率越高,减少颤抖的可能性就越好。当采样时钟边缘穿过ADC的采样阈值时,最小化时钟边缘的时间不确定性也很重要。

当使用高性能的信号时钟源和低性能的信号时钟源时,ADC的采样时钟转换速率与ADC的性能之间的关系。如图所示,当将25个MSP时钟源的幅值从+10dbm降至-15dbm,并维持5兆赫和30兆赫模拟输入频率的恒定输出功率水平时,当时钟信号源变为+5dbm或更小时,信噪比开始下降。

请记住,每个ADC都有自己的敏感度;因此,+5DBM并不涵盖所有情况。它只适用于这个ADC测试案例,以证明时钟源上的更敏锐的速度可以帮助您从ADC中获得最好的信噪比。

采用统计权衡 为了 预期ADC性能

相位噪声曲线对噪声的影响最大的因素之一是噪声地面,也被称为宽带噪声。如果一个源比另一个源有更高的噪声底板,那么,噪声底板较高的源会增加相位噪声曲线下的面积,从而增加指定集成带宽的振动值(注意,振动是相位噪声的积分)。

一般来说,带宽滤波器可以帮助降低时钟信号的宽带噪声和/或模拟输入信号源。它们本身也会过滤掉不需要的伪信号,即使是高性能、低噪音的信号发生器也会产生这种伪信号。

ADC的信噪比模拟输入频率的性能,使用相同的三个信号发生器为采样时钟--包括过滤和未过滤的情况。你可以清楚地看到当使用一个滤波器输出的信号发生器用于时钟。当将滤波器应用于一个性能较低的信号发生器时,这种情况也是一样的,它具有较高的噪声底板,其中固有的相位噪声开始时是相当低的。

到目前为止,我们已经使用信号发生器来演示各种计时信号的权衡。然而,在现实世界中,大多数设计师将选择一个特定的计时设备为他们的ADC设计。在某些情况下,设计者甚至可能希望使用一个现场可编程门阵列(FPGA)为ADC的采样时钟,尽管我们不建议在钛,因为作为时钟使用的燃料门阵列与其他计时设备相比有很大的震动。

为了进一步解释FPGA时钟对ADC性能的影响, 在与其他时钟设备一起对ADC输出时钟进行时钟控制时对ADC的信噪比性能的影响。具有较高相位噪声和较高噪声的时钟源可以显著影响转换器的性能。

为了实现ADC的数据表的信噪比,您可能需要考虑几个权衡来优化应用程序的计时信号链。这可能包括使用被动巴伦实现,而不是主动装置,因为被动巴伦会引入较少的噪音到ADC或系统。虽然被动装置会带来更清洁的性能,但它们有时有空间和成本的缺点。

正如我们在本文开头提到的那样,具有高速率的快速上升信号--例如低压正电子耦合逻辑(LVPELL)或时态逻辑(CML)--比低压差动信号(LVDS)具有更好的ADC性能。不同风格的接口也更好,因为它们本身就可以消除任何共同模式的噪声。配置单端低压互补金属氧化物半导体(LVCMOS)信号的时钟器件输出,降低了ADC的信噪比性能。

选择正确的时钟

提供一个干净的,高速度时钟源是最大化任何ADC性能至关重要的。当使用千兆秒ADC或任何高速ADC进行设计时,这些基本原理也能得到很好的解释,尽管本文中的所有实验案例都是在千兆秒范围内。

了解相位噪声和振动之间的区别也是最重要的。确保将集成带宽上限设置为至少FS--我们建议是采样频率的两倍--来捕捉采样记录源造成的震动的噪声地面。请记住,宽带噪音地面是最大的噪音贡献者相位噪音和震动计算,这对ADC的信噪比影响最大。

选择正确的时钟有助于实现ADC的预期性能,因为并非所有的时钟设备、振荡器和信号源都是平等的。适当时过滤时钟,以帮助打假,降低宽带噪声,或两者。然而,使用滤波器时可能会有权衡,因为滤波器可以降低计时边缘的速率。

远离ppga时钟。我们知道--这是简单的设计和实现在燃料元件板织物,是一个低成本的选择。但是,如果ADC的SRR性能是你设计中的优先事项,他们就没有所需要的性能。

选择正确的计时接口也很重要。差动信号是抑制共模噪声和干扰时钟信号的关键。使用LVPEL-或CML风格的接口,以获得最好的传输信号质量,而不是LVDS或单端LVCMOS时钟信号接口。