Arteris 发布新一代 Magillem Registers 实现半导体软硬件集成自动化

亮点:

• 解决方案集成： 将经过硅验证的 Magillem 5 和 Semifore CSRCompiler 产品集成到下一代 “单一数据源”软件产品中，用于寄存器管理和软硬件接口自动化。

• 适用于各种设计：执行效率最高提升3倍，可扩展性提升5倍，从简单的IoT设备到最先进的复杂 AI SoC 的各类 SoC 和 FPGA 设计均可适用。

• 广泛的标准支持：在现有 IEEE 1685-2009 (IP-XACT) 标准支持的基础上，新增对 2014 和 2022 版本的支持，同时支持 Accellera SystemRDL 标准的 SystemRDL 2.0 版本，以实现更好的软硬件集成。

加利福尼亚州坎贝尔，2025年2月25日 - 致力于加速系统级芯片 (SoC) 开发的领先系统 IP 提供商 Arteris 公司(纳斯达克股票代码：AIP)今天宣布，正式推出用于SoC集成自动化的最新一代Magillem Registers技术。该产品使设计团队能够实现软硬件集成流程的自动化，与公司自主研发的解决方案相比，可将开发时间缩短 35%，并能帮助设计团队应对设计复杂性的挑战，释放资源以推动新的创新。

Magillem Registers 是一款全面的寄存器设计和管理产品，能够精确地自动化软硬件接口(HSI)，从而快速开发从IoT设备到复杂的AI数据中心的多芯片系统级芯片(multi-die SoC)的芯片和芯粒。该产品可帮助芯片架构师、硬件设计师、固件工程师、验证团队和文档团队克服复杂性，满足实时、高效的跨职能团队沟通需求。它通过统一的规范和编译流程降低了标准过时的风险，从而生成精确的设计。

最新版的 Magillem Registers 以经过硅验证的 Magillem 5 和 CSRCompiler 技术为基础，旨在通过提供集成的单一数据源基础架构来规范、记录、实现和验证 SoC 地址映射，从而简化和优化工作流程。这种方法通过促进高效 IP 重用和确保相关设计团队的一致性来提高生产率。凭借超过1,000 项语义和语法检查，Magillem Registers可确保高质量输出，验证第三方 IP、内部 IP 和整体系统集成，从而显著降低芯片流片失败的风险。此外，与手动解决方案相比，智能自动化功能可将 HSI 开发时间减少 35%，使开发团队能够自信地应对紧迫的项目期限。

最新版的本 Magillem Registers 在性能、容量、标准支持和易用性方面带来了显著提升。与 Magillem 5 相比，它的性能提升高达 3 倍，可在几分钟内编译数百万个寄存器，同时自动生成可综合的寄存器RTL 。它支持的设计规模增加了 5 倍，可以从小型设计无缝扩展到包含数百万个控制寄存器的超大型多芯片设计。

Magillem Registers广泛支持行业标准，包括新增对 IEEE 1685-2022 (IP-XACT) 和 SystemRDL 2.0 的支持，同时兼容之前的版本。这增强了IP的重用性，扩大了与第三方 IP 供应商的兼容性，优化了 SoC 集成。易用性的增强进一步提高了团队的工作效率，提供了一个快速、高度迭代的设计环境，包括简化输入、直观的文档导航、可定制的工作流程等功能，并通过先进的自动化消除了重复性的耗时且易出错的手动任务。Magillem Registers 以卓越的效率和可扩展性满足了现代设计环境日益增长的需求。

“由于70%以上的芯片需要版本迭代，对SoC团队来说，有效解决软硬件集成问题已经是一个相当大的挑战，特别是随着AI逻辑注入所带来的复杂性和芯片规模的增长。”Arteris总裁兼首席执行官K. Charles Janac表示，“开发AI SoC 和 FPGA 成本高昂又耗时，因此自动化效率对成本控制至关重要，我们最新发布的 Magillem Registers 可确保 SoC 工程生产率最大化，并显著降低项目风险。”

Arteris的SoC集成自动化产品，包括Magillem Registers，旨在通过自动化应对复杂性，释放团队生产力，加快高质量芯粒和SoC设计流程。