如何做I/O Pin的静电放电测试

静电放电即ESD(Electro-Staticdischarge)，是指具有不同静电电位的物体互相靠近或直接接触引起的电荷转移。ESD是20世纪中期以来形成的以研究静电的产生、危害及静电防护等的学科。因此，国际上习惯将用于静电防护的器材统称为ESD。

ESD产生的原因多种多样，对集成电路放电的方式也有所不同。为了保证集成电路产品的良率，提高可靠性，需要对集成电路ESD防护能力进行测试。一般可分为两类：样品研究型测试和产品通过型测试。(1)样品研究型测试：在芯片的研发阶段，与ESD防护研究最为相关的是防护器件的功能测试。此阶段的测试广泛采用传输线脉冲技术(TLP)。通过

TLP测试，可以获得防护器件的关键性能参数，便于在生产制造过程中调整相关的设计，从根本上提高产品的ESD防护能力，保证良率。(2)在产品通过型测试中，为了更好地量化不同情形下的ESD冲击，一般分为五种不同的模型。包括工业界作为产品片上ESD等级衡量标准的：HBM、CDM、MM模型和针对板级和系统级ESD防护的IEC(International electrotechnical commission)模型和HMM人体金属模型(Human metal model)。一、 HBM模型：人体因摩擦等原因带上一定的静电荷之后，与集成电路的某些引脚接触且集成电路的另一部分引脚恰巧接触到地时，人体上的静电荷就会流经集成电路进入大地。人体能贮存一定的电荷，所以人体明显地存在电容。

人体也有电阻，这电阻依赖于人体肌肉的弹性、水份、接触电阻等因素。大部分研究人员认为电容器串一电阻是较为合理的电气模型,。早在1962年，美国国家矿务局测得22人次人体电容范围为95～398PF，平均电容值为240，100次试验测得手与手之间的平均电阻为4000Ω。这些数据为建立了人体模型起了一个好的开端，做过一些修改之后，用在电子工业中建立早期的模拟电路。Kirk等人测得人体电容值的范围为132-190PF。人体电阻值为87-190Ω。为了求得一致，美国海军1980年提出了一个电容值为100PF，电阻为1.5kΩ的所谓“标准人体模型”。Human-Body Model and Electrostatic Discharge (ESD) Tests - In Compliance Magazine。这一标准得到广泛采用，但在后来也遇到一些问题。HBM模型放电时间长，峰值电流小，大约在几百纳秒的时间里产生数安培的瞬间放电电流。如果没有适当的防护措施，这个瞬间的大电流足以对集成电路芯片造成损坏。

在电子行业中，评估IC的抗静电放电(ESD)能力至关重要。为了深入了解电子元器件的静电敏感度或耐压值，专业人员需采用特定的测试方法来进行综合评估。这一过程涉及到一个专门的测试组合，旨在全面考察IC在静电环境下的表现。

1.1 I/O Pin的静电放电测试

静电的累积可能呈现正电荷或负电荷，因此，针对同一IC引脚，静电放电测试包含正负两种极性。对于每个I/O(输入或输出)引脚，都会进行HBM与MM静电放电测试，以评估IC的抗静电能力。具体而言，存在以下四种ESD测试组合，其等效电路示意图也已提供。

图 1

(1)PS-mode模式：将VSS脚接地，此时正极性的静电放电电压会出现在I/O脚对VSS脚的放电过程中，同时确保VDD与其他引脚悬空;

(2)NS-mode模式：同样地，将VSS脚接地，但此次是负极性的静电放电电压出现在I/O脚对VSS脚的放电中，同样保持VDD与其他引脚悬空;

(3)PD-mode模式：将VDD脚接地，正极性的静电放电电压会作用于I/O脚对VDD脚的放电过程中，期间确保VSS与其他引脚悬空;

(4)ND-mode模式：在VDD脚接地的情况下，负极性的静电放电电压会出现在I/O脚对VDD脚的放电时，此时仅需确保VDD与其他引脚悬空。

1.2 Pin-to-Pin静电放电测试方法

研究内容：

在集成电路(IC)中，静电放电现象可能发生在任何两只引脚之间。当这两只引脚之间没有直接相关的电路时，它们通常仅通过VDD与VSS电源线相连。当ESD事件发生在两个不相连的IC引脚之间时，静电放电电流会通过电路的一部分流向VDD或VSS电源线，再经由电源线流向另一只IC引脚，最终流出IC。如果要对每一对IC引脚都进行测试，那么对于一个40引脚的IC，将需要进行多达1560种不同的ESD测试组合，这显然会浪费大量的测试时间。因此，我们提出了一种改进的测试方法，即所谓的Pin-to-Pin测试。这种方法将根据静电放电的正负极性分为两种不同的测试模式。

图2展示了两种不同的Pin-to-Pin测试模式。在Positive-mode下，某一I/O脚上会出现正的ESD电压，而此时所有其他I/O脚都同时接地，VDD脚与VSS脚则保持悬空状态。而在Negative-mode下，某一I/O脚上会出现负的ESD电压，同样地，其他I/O脚也一起接地，而VDD与VSS则依旧保持悬空。

1.3 VDD与VSS之间的静电放电测试

除了I/O脚上的静电放电测试外，VDD脚与VSS脚之间也可能发生静电放电。因此，需要针对这两脚进行专门的ESD测试。其等效电路示意图已给出，供读者参考。

图 3

(1)正模式：在VDD脚上施加正的ESD电压，同时将VSS脚接地，并确保所有I/O脚悬空;

(2)负模式：在VDD脚上施加负的ESD电压，同样将VSS脚接地，并保持所有I/O脚悬空。

1.4 AnalogPin的静电放电测试

在模拟集成电路中，差动输入级如运算放大器的输入级是常见的结构。当差动输入级的正负输入端都连接到IC的引脚时，为了确保这两支输入脚所连接的差动输入级能够抵御静电放电的冲击，我们需要单独对它们进行静电放电测试。其等效电路示意图如下：

(1)正模式测试：在差动输入级的正输入脚位施加正的静电放电电压，同时将负输入脚接地，确保其他所有I/O引脚、VDD和VSS脚均处于悬空状态;

(2)负模式测试：在差动输入级的正输入脚位施加负的静电放电电压，同样将负输入脚接地，并保持其他I/O引脚及VDD与VSS脚悬空。

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