ESD静电放电的产生原理详解

ESD(Electrostatic Discharge)即静电放电，是指具有不同静电电位的物体互相靠近或直接接触时引起的电荷转移现象。以下是关于ESD静电放电的详细解释：

一、ESD静电放电的产生原理

当两个物体之间由于摩擦、接触、分离等过程而产生电荷积累时，会在物体表面形成电场。如果在这个过程中，物体表面的电荷突然释放，就会产生静电放电现象。具体来说，当一个带有静电荷的物体(静电源)与另一个物体接触时，这两个具有不同静电电位的物体会依据电荷中和的原则，发生电荷流动，传送足够的电量以抵消电压。这个电量在传送过程中，会产生具有潜在破坏作用的电压、电流以及电磁场，严重时会将物体击毁。

二、ESD静电放电的危害

ESD静电放电对电子设备和半导体器件等敏感元件可能会造成严重的损害，包括短路、烧毁芯片、损坏电路板等。在电子制造领域，ESD问题会减慢生产速度，对产品质量产生负面影响，甚至可能引发安全问题。

三、ESD静电放电的分类

根据ESD产生的原因及其对集成电路放电的方式不同，常见的ESD被分类为以下三类：

人体放电模式(HBM, Human Body Model)：因人体通过摩擦或其他因素积累静电，当人去碰触IC时，人体上的静电会经由IC的PIN脚进入IC内，再经由IC放电到地。

机器放电模式(MM, Machine Model)：机器(如机械手臂)本身积累静电，当此机器碰触IC时，该静电经由IC的PIN脚放电。此放电的过程时间更短，电流更大。

元件充电模式(CDM, Charge Device Model)：IC先因摩擦或其他因素而在IC内部积累静电，但在静电积累的过程中IC并未受到损伤。这种带有静电的IC在处理过程中，当其PIN脚碰触到接地面时，IC内部的静电会经由PIN脚自IC内部形成放电。

四、ESD静电放电的防护措施

为了防止ESD静电放电对电子设备的损害，可以采取以下防护措施：

并联放电器件：常用的放电器件有TVS(瞬态电压抑制器)、稳压二极管、压敏电阻等。这些器件可以在静电放电时提供旁路通道，将静电荷迅速泄放到地。

串联阻抗：通过串联电阻或磁珠来限制ESD放电电流，达到防静电的目的。

增加滤波网络：使用滤波器滤掉静电的主要能量，也能达到静电防护的目的。

合理摆放ESD保护器件：ESD保护器件应靠近IO或连接器端口摆放，避免靠近芯片摆放，以减少ESD脉冲信号对附近线路的干扰。

遵循走线规则：layout走线应从接口处先走到保护元件，然后再走到芯片等其他位置，以保证静电能量进来后可以马上泄放掉。

此外，还可以采取静电源接地、使用静电屏蔽和静电屏蔽袋、离子风机、离子气枪等措施来防止静电的产生和积聚。

ESD(Electrostatic Discharge)即静电放电，指带电物体间因电势差突然失衡导致的瞬时电流释放现象。在电子领域，ESD是器件损坏的主要诱因之一。

静电危害的认知始于重大事故的警示。

1967年，美国“福莱斯特”号航母因导弹屏蔽接头失效引发静电点火，导致爆炸并造成1.34亿美元损失和134人伤亡;1969年，荷兰、挪威、英国三艘超级油轮接连因洗舱静电爆炸。这些事件迫使全球工业界正视ESD风险。早期防护依赖电阻、电容等被动元件分散电荷，技术手段简陋且集中于军工、航天领域。中国于1981年成立静电专业委员会，标志系统性研究的开端。

随着集成电路的普及，防护技术进入快速迭代期。20世纪80年代，TVS(瞬态电压抑制器)二极管成为主流，利用反向击穿特性泄放静电。但CMOS工艺取代TTL后，器件尺寸缩小导致鲁棒性下降，催生了GGNMOS(栅接地NMOS)、GDPMOS等主动防护结构，Soft Tie技术则通过降低寄生电容适配高频电路。21世纪初，SCR(硅控整流器)、LVTSCR(低压触发SCR)等高效器件商用化，响应速度与钳位能力显著提升。系统级防护理念趋于成熟，例如Rail-Based策略通过专用泄放路径管理多电压域芯片风险，Stack结构解决高压端口防护需求。国际标准(如IEC 61340系列)与中国国标(GB/T 20158)的完善，进一步规范了设计流程。

近年，芯片小型化使CDM(带电设备放电)失效风险凸显，防护单元被集成至芯片内部，结合版图优化降低寄生效应。应用场景的多元化推动技术定制化：汽车电子需耐高温器件，物联网依赖低寄生电容SCR，5G通信采用高介电常数材料减少信号干扰。柔性电子皮肤等智能感知材料甚至将ESD防护与压力、温度传感融合，拓展至可穿戴领域。现代ESD防护已形成“材料-器件-系统-环境”的全链条体系。

ESD静电防护设计的核心理念：堵和疏

“堵”与“疏”，本质是通过物理隔离阻断静电入侵和低阻抗路径定向泄放电荷的双重策略，形成对静电放电能量的系统性管控。这一理念源于对静电特性的深刻认知——静电电压可高达数万伏，但电量极小(微库仑级)，且放电时间极短(纳秒级)。

“堵”是通过绝缘处理来避免静电放电，疏则是设计静电导入大水池的路径。“堵”的核心在于阻断静电侵入敏感电路的路径。通过结构设计增加外壳与内部电路的距离，例如将壳体缝隙到PCB的间距拉大至≥4mm，可使8kV的静电能量在空气中自然衰减归零。对于金属装饰件或接口等易放电部位，采用绝缘涂层、密封胶填充缝隙，或加装金属屏蔽盖阻断空气击穿(8kV空气放电的击穿距离约6mm)。非导电外壳则通过喷涂EMI导电漆形成屏蔽层，将静电电荷导至外壳接地，同时抑制EMI干扰。

“疏”的核心是为静电提供安全高效的低阻抗泄放路径，将其导入“大地水池”(如PCB地平面)。由于静电电量微小，需通过多层PCB设计(≥4层)和完整覆铜地平面扩大电荷容纳能力;双面板则需交织电源/地栅格(栅格尺寸≤13mm)。泄放路径设计遵循三原则：远离敏感电路、尽快释放到大水池、在易损伤路径增加电阻。静电的电压很高但电量小，设计时需考虑PCB的层数和面积以扩充“水池”容量。

ESD设计的关键在于有效的管理静电，确保设备安全。简而言之，ESD防护如同治水：“堵”为盾，以绝缘屏障抵御万伏高压;“疏”为渠，以低阻路径纳微库仑电荷。二者缺一不可，唯有在结构、电路、材料层面协同设计，方能在瞬时静电冲击中守护电子设备的“微观世界”。

ESD代表静电放电。许多材料可以导电并积累电荷。ESD 是由于摩擦带电(材料之间的摩擦)或静电感应而发生的。每当发生这种情况时，物体都会在其表面形成固定电荷(静电)。当这个物体放置得太靠近另一个带电物体或材料时，电压差会导致电流在它们之间流动，直到恢复电荷平衡。因此，可以将静电放电定义为两种带电材料或物体之间由接触、短路或电介质击穿引起的瞬时电流流动。

对于消费类产品，ESD 和空气中的介质击穿通常发生在两点之间的电场大于 40 kV/cm 时。气压、温度和湿度等因素会影响电场强度。例如，某些环境中的高湿度会导致空气更具导电性，这会耗散一些电荷并增加 ESD 所需的电压。

静电放电(ESD: Electrostatic Discharge)是导致电子元器件或集成电路系统遭受过度电应力破坏的主要祸首。由于静电的瞬间电压往往高达数千伏以上，这种破坏具有毁灭性和永久性，可能导致电路的直接烧毁。因此，预防静电损伤已成为IC设计和制造领域面临的首要挑战。

静电通常在生产、组装、测试、存放、搬运等环节中产生，人体、仪器或设备都可能成为静电的累积源，甚至元器件本身也会带电。在不经意间，这些带电物体之间的接触便可能形成放电路径，从而对电子元件或系统造成静电放电的损害。这种情况在电脑维修时尤为常见，因此，维修人员通常需要佩戴静电环，以确保在工作桌上不会因人体静电而损伤芯片。此外，与云层中电荷击穿产生的剧烈闪电相似，静电放电也可能在空气湿度较大的环境下更容易发生。

那么，如何有效防止静电放电损伤呢?当然，改变环境以减少静电的产生是一个方法，例如减少摩擦、穿着时避免羊毛类毛衣、以及控制空气的温湿度等。然而，这并非我们当前讨论的重点。我们更关心的是如何在电路设计中加入保护措施，以确保电子元器件或系统在遭受静电时能够自我保护，避免被静电损坏。这种保护机制类似于为电路安装一个“避雷针”。

要理解ESD保护的原理，我们需要回顾一些基础理论。例如，二极管的正向导通和反向截止特性，以及其雪崩击穿现象。当二极管反向偏压增加到一定程度时，会发生雪崩击穿，此时二极管将形成旁路通路，从而保护内部电路或栅极免受静电损伤。这种保护方式类似于家中水槽的溢水口设计，旨在防止水龙头忘关导致的整个卫生间水灾。

值得注意的是，这种击穿保护并非一次性行为。PN结的击穿分为电击穿和热击穿两种类型。电击穿，特别是雪崩击穿和齐纳击穿，是可恢复的，因为它们主要依赖于载流子碰撞电离产生的新电子-空穴对。然而，热击穿则是不可恢复的，因为它涉及到硅(Si)的熔融烧毁。因此，在设计ESD保护电路时，我们需要严格控制导通瞬间的电流，通常会在保护二极管上串联一个高电阻来达到这一目的。

此外，我们是否能够触类旁通地理解，为何在ESD防护区域不能形成Silicide呢?同时，还有一个理论需要了解，ESD通常都会设置在芯片输入端的Pad旁，而不是在芯片内部。这是因为我们期望外界的静电能够迅速地被泄放掉，而将其置于芯片内部会导致泄放延迟。我们之前在解析芯片时提到，Pad旁边通常会放置二极管，甚至有些设计会采用两级ESD防护，以达到更为可靠的静电防护效果。

在深入探讨ESD的原理和工艺之前，我们首先来了解一下ESD的标准和测试方法。静电对电路的损伤模式因产生方式而异，通常有四种测试方式：人体放电模式(HBM)、机器放电模式(Machine Model)、元件充电模式(CDM)以及电场感应模式(FIM)。然而，在实际应用中，前两种模式(HBM和MM)是业界最常用的测试方法。

1、人体放电模式(HBM)：

这是指人体因摩擦产生的电荷在接触到芯片时突然释放，可能导致芯片烧毁或击穿。这种模式在秋季与他人触碰时经常发生的触电现象就是其实际体现。针对HBM的ESD标准，业界有多种规范可循，如MIL-STD-883C method 3015.7(其中规定了等效人体电容为100pF，等效人体电阻为1.5Kohm)以及国际电子工业标准EIA/JESD22-A114-A等。具体而言，若遵循MIL-STD-883C method 3015.7，ESD防护等级则分为Class-1(小于2kV)、class-2(2kV4kV)和class-3(4kV16kV)。

2、机器放电模式(MM)

指的是机器(如机器人)在移动过程中产生的静电触碰到芯片时，通过pin脚进行快速释放。这一模式的测试标准为EIAJ-IC-121 method 20(或标准EIA/JESD22-A115-A)，其中等效机器电阻被视为0(由于机器通常为金属材质)，而电容则仍为100pF。由于金属机器的电阻极低，放电过程极为短暂，通常发生在毫秒或微秒级别。然而，这种放电模式的危害性极大，因为等效电阻为0导致电流异常巨大。即便是200V的MM放电，其危害性也远大于2kV的HBM放电。此外，机器内部复杂的导线网络会产生耦合效应，使得电流随时间变化而发生干扰。

ESD的测试方法与FAB中的GOI测试相似。在指定pin脚后，会施加一个ESD电压并持续一段时间，随后测试电性以检查是否受损。若未发现问题，则会逐步增加ESD电压，并重复测试电性，直至达到击穿点。此时的击穿电压被定义为ESD击穿的临界电压。通常，我们会对电路施加三次电压冲击(即3 zaps)，以缩短测试周期。起始电压一般设定为标准电压的70%，并根据需要调整每个step的电压增量，通常为50V或100V。

此外，由于芯片的pin脚众多，测试时可以选择单个pin进行测试，也可以选择组合pin进行测试。常见的组合包括I/O pin测试(对输入和输出pin进行ESD测试)、pin-to-pin测试、Vdd-Vss测试(输入端与输出端之间的测试)以及Analog pin测试。在I/O pin测试中，会根据电荷的正负进行四种组合的测试：input+正电荷、input+负电荷、output+正电荷和output+负电荷。进行input pin测试时，output和其他pin脚应保持浮接状态，反之亦然。

2. pin-to-pin测试

静电放电通常发生在pin-to-pin之间，形成回路。然而，若要对每一对pin脚组合进行测试将非常繁琐。考虑到任何I/O脚在施加电压后，其对整个电路的影响都必须经过VDD/Vss才能实现，因此我们采用了一种改良方法：仅对某一I/O-pin施加正或负的ESD电压，同时将其他所有I/O脚接地。但需注意，输入和输出脚应保持浮接状态。

3、Vdd-Vss间的静电放电处理

只需将Vdd与Vss相连通，同时确保所有I/O引脚处于浮接状态，这样静电便能通过Vdd与Vss之间的路径释放。

4、模拟引脚放电测试

由于模拟电路中的许多差分比对电路(Differential Pair)或运算放大器(OP AMP)都具备两个输入端，为防万一其中一个损坏导致差分比对或运算失效，因此有必要对这两个引脚进行单独的ESD测试，同时确保其他引脚处于浮接状态。

至此，我们关于ESD的原理和测试的讨论就告一段落了。接下来，我们将探讨工艺与设计方面的因素。随着摩尔定律的推进，器件尺寸不断缩小，结深变浅，GOX厚度减薄，这使得静电击穿变得更为容易。在先进制程中，Silicide的引入更是加剧了静电击穿的问题。因此，几乎所有的芯片设计都必须应对静电击穿带来的挑战。

静电放电保护既可以在制造工艺层面解决，也可以通过集成电路设计来实现。在工艺上，存在专门的ESD选项层，或者设计规则中包含ESD设计指南，供客户选择。同时，一些客户也会依据SPICE模型进行定制化的ESD设计。

在制程方面，可以通过改变PN结或其负载电阻来应对ESD。通常，改变PN结需要借助ESD_IMP技术，而调整负载电阻则可采用non-silicide或串联电阻方法。

具体来说，为了增强Source/Drain的ESD能力，可以实施ESD implant。由于LDD结构在gate poly两侧容易形成浅结，这些浅结的尖角电场集中且易受Gate末端电场影响，导致耐ESD能力较弱。因此，对于I/O端口等可能遭受ESD冲击的器件，需要采用无LDD的单独器件，并增加一道深N+_S/D implant，以使尖角变圆并远离表面，从而提高ESD击穿能力。但需注意，额外的MOS器件的Gate必须足够长以防止穿通，同时需要单独提取SPICE Model以适应器件的变化。

2) 接触孔(contact)的ESD implant：在LDD器件的N+漏极下方的孔中注入P+硼，且确保注入深度超过N+漏极，这样可使Drain的击穿电压降低(从8V降至6V)。这样，在LDD尖角发生击穿之前，Drain会先击穿，从而起到保护作用，避免Drain和Gate的击穿。此设计保持了器件尺寸不变，且未改变MOS结构，因此无需重新提取SPICE model。但请注意，这种方法仅适用于non-silicide制程，否则无法进行contact implant。

3) SAB (SAlicide Block)的应用：在采用silicide或SAlicide制程时，为降低MOS的互连电容，我们通常会遇到一个问题：当器件工作在输出端时，其负载电阻会降低，导致外界ESD电压全部施加在LDD和Gate结构上，从而容易发生击穿损伤。为解决这一问题，我们在输出级的MOS的Silicide/Salicide制程中，会利用SAB(SAlicide Block)光罩来遮挡RPO区域，以避免形成silicide。虽然这会增加一个photo layer的成本，但能够有效提高ESD电压，使其从1kV提升至4kV。

4) 串联电阻法：这种方法无需额外增加光罩，因此成本较低。其原理与第三种方法(即SAB增加电阻法)相似，通过人为地在电路中串联一个电阻(例如Rs_NW或HiR等)，同样能够达到降低MOS互连电容的效果。

2、设计上的ESD防护

这一环节主要依赖于设计师的巧思妙想。在某些公司的设计规范中，会为客户提供现成的解决方案，客户只需按照规范进行绘制即可。然而，并非所有公司都提供此类支持，这就需要客户的设计师自行发挥创造力。设计规范通常只提供指导性意见，而非绝对保证。在ESD防护设计中，常用的方法是短接Gate、Source和Bulk，并将Drain端接至I/O端以承受ESD浪涌电压。对于NMOS，这种设计被称为GGNMOS(Gate-Grounded NMOS)，而对于PMOS，则称之为GDPMOS(Gate-to-Drain PMOS)。

以NMOS为例，当其处于Gate关闭状态时，Source和Bulk之间的PN结原本是短接并保持0偏置。然而，当I/O端出现大电压时，Drain与Bulk之间的PN结会发生雪崩击穿。这一瞬间，bulk产生的大电流与衬底电阻形成压差，导致Bulk与Source之间的PN结正偏。这使得MOS的寄生横向NPN管进入放大区(发射结正偏，集电结反偏)，从而呈现出Snap-Back特性，起到保护作用。PMOS的原理可类似推导。

这个原理虽然看似简单，但其中的设计精髓却深藏不露。要触发BJT并维持Snap-back特性，需要足够大的衬底电流，这促使了多指交叉并联结构(multi-finger)的广泛应用。然而，这种结构也面临一些技术挑战，如基区宽度的增加导致放大系数减小，进而影响Snap-back的开启。此外，随着finger数量的增多，每个finger之间的均匀开启也变得愈发困难，这成为了ESD设计的关键瓶颈。

为了解决上述问题，有两种主要方法可以考虑。第一种方法是利用SAB(SAlicide-Block)在I/O的Drain上创建一个高阻的non-Silicide区域，这样能够增加漏极方块电阻，从而使得ESD电流能够更加均匀地分布，进而提升泄放能力。第二种方法则是增加一道P-ESD(Inner-Pickup imp)，在N+Drain下方打入一个P+，以降低Drain的雪崩击穿电压，从而在更早的阶段就能有更多的雪崩击穿电流(详情可参阅相关文献论文：Inner Pickup on ESD of multi-finger NMOS.pdf)。

此外，还有两个与Snap-back相关的ESD常识值得分享。首先，尽管NMOS通常展现出较好的Snap-back特性，但PMOS却往往难以具备这种特性，而且其耐ESD性能普遍优于NMOS。这主要是因为NMOS在击穿时产生的是迁移率极高的电子，导致Isub很大，容易使Bulk/Source正向导通;而PMOS则难以达到这样的效果。其次，关于Trigger电压和Hold电压的概念也值得澄清。Trigger电压，即之前提到的snap-back特性的第一个拐点(Knee-point)，它代表了寄生BJT的击穿电压，且需设定在BVCEO与BVCBO之间。而Hold电压则是为了维持Snap-back状态的持续开启，同时又要避免进入栅锁(Latch-up)状态，以防止发生二次击穿(热击穿)导致器件损坏。此外，二次击穿电流也是一个关键概念，它指的是进入Latch-up状态后I^2*R热量急剧增加导致硅熔化的现象。为了防止这种情况发生，需要采取限流措施，例如通过控制W/L比例、增加一个限流高阻元件，或者简单而常用的方法就是增大Drain间距和SAB间距(这是ESD设计中的普遍做法)。

3、栅极耦合(Gate-Couple) ESD技术

在Multi-finger的ESD设计中，由于布局上的差异，往往导致开启的不均匀性。例如，在ESD放电时，并非所有finger都能同时导通，而是可能只有2-3支先于其他finger导通。这主要是因为每支finger的相对位置和拉线方向无法完全一致。一旦这23支先导通的finger将ESD电流集中承受，而其他finger仍保持关闭状态，那么整个组件的ESD防护能力就仅限于这23支先导通的finger，而非所有finger的总和。

为了解决这一问题，我们可以采取降低Vt1(Trigger电压)的措施。通过增加栅极电压，使衬底在击穿之前就因开启而产生衬底电流，从而促使其他finger也一同开启并进入导通状态。这样，每个finger都能共同承受ESD电流，从而充分发挥大面积设计的ESD防护作用。

然而，这种栅极耦合NMOS(GCNMOS)的ESD设计也存在一定的局限性。由于沟道开启产生的电流可能引发栅氧击穿，因此它并非总是最佳选择。此外，有源区的大小也会影响设计的有效性。有源区越小，栅压的影响就越显著;而有源区越大，则snap-back效应越难以开启。因此，在实际应用中需要谨慎权衡各种因素。

4、可控硅晶闸管(SCR)技术

SCR是一种复杂的ESD保护电路，其工作原理基于CMOS寄生的PNPN结构。通过触发Snap-Back和Latch-up效应，SCR能够在电路受到ESD冲击时实现ON/OFF保护。然而，这种技术主要适用于Layout设计，而不适用于Process流程，因为任何改变Process的操作都可能导致Latch-up失效。因此，在使用SCR技术时需要特别注意Layout的设计和优化。

最后，ESD设计领域的知识可谓博大精深。在此，我只是试图为FAB专业人员提供一些入门信息。ESD防护方案多种多样，包括电阻分压、二极管、MOS、寄生BJT以及SCR(PNPN结构)等。值得注意的是，ESD问题不仅与电路设计紧密相关，还涉及到FAB的工艺流程。这一领域的学问深不可测，我本人也还在不断学习中。