基于FPGA的TDI-CCD时序电路设计

摘要：介绍TDI-CCD的特点、工作原理，根据项目所使用的TDI-CCD的使用要求，设计一种基于Altera公司的现场可编程门阵列(FPGA)EP3C-25Q240的TDI-CCD驱动时序电路，驱动时序使用VHDL语言编写，在QuartusⅡ平台上进行时序仿真，通过在硬件电路中的测试结果表明，驱动时序满足该款产品的要求。该实验的主要目的是验证这款TDI-CCD的性能，为其应用和进一步的性能改善获得必要的数据，以促进国产CCD的发展及应用。
关键词：TDI-CCD；驱动时序；现场可编程门阵列

    TDI-CCD(Time Delay and Integration)在最近几年已经发展成为航天、航空相机的理想图像传感器。主要应用在低照度条件下，对低照度目标有很高的灵敏度。它主要有以下特点：首先它采用了TDI工作模式，随着TDI积分级数M的增加有用信号线性相加，而噪声信号是非相干平方根增加，这样TDI-CCD的信噪比(SNR)可以提高倍；其次，由于它的积分级数是可以调节的，通过改变积分级数，就可以改变可见光CCD的曝光时间。因此，TDI-CCD可以在不同的照度下在不改变帧频的情况下正常工作，例如，在黎明、黄昏或夜间成像，要求曝光时间长，对应的增加TDI级数，在白天或者能见度较好的场合，对应的减少TDI的级数，能在分辨率不变的情况下提高可见光CCD的灵敏度和均匀性；再次是采用TDI-CCD作为焦平面探测器可以减少相机相对孔径，从而减少系统重量和体积。

l TDI-CCD工作原理
    在第一次曝光时间t1时，物体的第一行处在TDI的第五级，曝光电荷为Q1；在第二次曝光时间t2时，物体向前运动一行，这时物体的第二行处在TDI的第五级，曝光电荷为Q2，与此同时上次累积的电荷Q1转移到第四级，再加上第四级曝光物体的第一行产生的曝光电荷Q1总共累积电荷2Q1；在第三次曝光时间t3时，物体继续向前运动一行，这时物体的第三行处在TDI的第五级，曝光电荷为Q3与此同时上次累积的电荷Q2转移到第四级，再加上第四级曝光物体的第二行产生的曝光电荷Q2总共累积电荷2Q2，TDI的第三级曝光物体的第一行再加上从第四级转移过来的2Q1，第三级总共累积电荷3Q1；在第四次曝光时间t4时，物体继续向前运动一行，这时物体的第四行处在TDI的第五级，产生曝光电荷Q4并且转移上次的累积电荷Q3到TDI的第四级，第四级曝光物体第三行产生曝光电荷Q3，再加上从第五级转移来的Q3，第四级累积电荷2Q3，第三级曝光物体第二行加上从第四级转移来的电荷总共产生累积电荷3Q2，第二级曝光物体第一行再加上从第三级转移来的电荷总共产生累积电荷为4Q1；在第五次曝光时间t5时，物体继续向前运动一行，这时物体的第五行处在TDI的第五级，产生曝光电荷Q5并且转移上次的累积电荷Q4到TDI的第四级，第四级曝光物体第四行产生曝光电荷Q4，再加上从第五级转移来的Q4，第四级累积电荷2Q4，第三级曝光物体第三行加上从第四级转移来的电荷2Q3总共产生累积电荷3Q3，第二级曝光物体第二行再加上从第三级转移来的电荷为3Q2总共产生累积电荷为4Q2；第一级曝光物体第一行再加上从第二级转移来的电荷4Q1总共产生累积电荷为5Q1。这是一款最大积分级数为五级的TDI，以此类推更多级数TDI的工作原理(见图1)。

2 TDI-CCD驱动时序
    试验采用的是4 096×96 TDI可见光CCD。它的结构像一个长方形的面阵CCD，而实际上是线阵结构，其行数由4 096个像数(探测器)组成，列数由96个像素组成。积分级数为16．32，48，64，96可调，96级积分工作状态为PTDI16，PTDI32，PTDI48，PTDI64和PTDI1；
    64级积分工作状态为PTDI16，PTDI32，PTDI48和PTDI1，PTDI64接-12 V电压；第48级积分工作状态为PTDI16，PTDI32同PTDIl，PTDI48，PTDI64接-12 V电压；第32级积分工作状态为PTDI16和PTDI1，PTDI32，PTDI48，PTDI64接-12 V电压；第16级积分工作状态为PTDI16，PTDI32，PTDI48，PTDI64接-12 V电压。
    试验通过在硬件电路中使用八位开关加偏置电压实现积分级数的可调。这款CCD为八路输出结构，总频率为100 MHz，每组分别为12．5 MHz。其中第一路至第七路的有用信号为514个，其中有两个用于采集暗电平，第八路为518个其中有两个用于采集暗电平，时序设计中采用每路输出525个电平，多余的都为空信号用于采集噪声信号。
    试验使用的这款TDI-CCD总共需要15路驱动信号，积分级数控制信号PTDI16，PTDI32，PTDI48，PTDI64在硬件电路中通过拨码开关加偏置电压实现，其他的11路行转移信号和水平移位读出信号在软件中实现(图2所示)。其中，PIG在级数选通时起撇出多余级数信号的作用；时钟PTDI1，PTDI2，PTDI3通过电平变换来控制信号电荷的行转移，频率为20 kHz；积分区信号经PTDI3转到PSG，再由PSG转到PTG，PTG转到水平移位寄存器控制信号PMl，PM2，PM3，PM4，最后由多路传输器输出。TDI-CCD电极逻辑关系如图2所示。

3 驱动时序的仿真实现
    试验采用Altera公司的EP3C25Q240，使用这款FPGA中的PLL电路对20 MHz时钟倍频产生50 MHz时钟作为系统的主总时钟CLK。采用Altera
公司开发的QuartusⅡ作为开发平台，采用VHDL语言进行时序设计。系统有两路输入信号分别为总时钟CLK，复位信号Reset。15路输出信号作为TDI-CCD的输入时序信号(PTDI16，PTDI32，PTDI48，PTDI64和PTDI1)，但是该时序不能直接驱动TDI-CCD，因为它的电压及功率值无法满足TDI-CCD的需要，所以在FP-GA与CCD之间增加脉冲驱动电路，试验采用CCD驱动器EL7155。
    在QuartusⅡ中的仿真结果如图3～图5所示。由图3可看出TDI-CCD的工作过程可以分为两个阶段：行转移阶段和光积分阶段。在行转移阶段(如图4所示)通过时钟PTDI1～PTDI3的三相交叠脉冲的作用实现将积分电荷转移到水平移位寄存器中，PTDI1～PTDI3在每个时刻必须保证至少有一个高电平和一个低电平，而此时PM1～PM4保持不变，水平移位寄存器停止工作。

    在光积分阶段(如图5所示)，四相时钟PM1～PM4共同作用将水平移位寄存器中的电荷读出，每个阶段分别循环525次，此时三相时钟保持不变，同样的PM1～PM4在每个时刻也必须保证至少有一个高电平和一个低电平。四相时钟与三相时钟相比，比较适合较高的工作频率。

4 结语
    该时序在硬件电路中成功驱动了这款TDI-CCD，验证了软硬件的正确性和准确性以及CCD的性能。同时该时序还有一定的灵活性，通过改变输入时钟的频率，它的输出频率是可以调整的，并且可以满足很高的频率要求。时序的稳定性比较好，在硬件电路中可以随时按复位按钮调整输出。在FPGA的基础上设计时序，使硬件电路设计简单化。