高速PCB的终端端接

[导读]在高速数字电路系统中，传输线上阻抗不匹配会造成信号反射，并出现过冲、下冲和振铃等信号畸变，而当传输线的时延TD大于信号上升时间RT的20％时，反射的影响就不能忽视了，不然将带来信号完整性问题。减小反射的方法

在高速数字电路系统中，传输线上阻抗不匹配会造成信号反射，并出现过冲、下冲和振铃等信号畸变，而当传输线的时延TD大于信号上升时间RT的20％时，反射的影响就不能忽视了，不然将带来信号完整性问题。减小反射的方法为；根据传输线的特性阻抗在其驱动端串联电阻使源阻抗与传输线阻抗匹配，或者在接收端并联电阻使负载阻抗与传输线阻抗匹配，从而使源反射系数或者负载反射系数为零。

常用的端接方式为：串联端接、简单的并联端接、戴维宁端接、RC网络端接和二极管端接等，如图所示。下面将分别对这几种端接方式进行分析。

图几种典型端接方式

（1）串联端接

如图（b）所示，串联端接是指在尽量靠近源端的位置串联一个电阻RS以匹配信号源的阻抗，使源端反射系数为零，从而抑制从负载反射回来的信号再从源端反射回负载端。PS加上驱动源的输出阻抗ZS应等于传输线阻抗Zo，即

R_S＝Z_O-Z_s

串联电阻的值通常选择在15～75Ω，较多的选择为33Ω。

串联端接的优点在于；

· 每条线只需要一个端接电阻，无须直流电源相连接，因此不消耗过多的电能；

· 当驱动高容性负载时可提供限流作用，这种限流作用可以帮助减小地弹噪声。

其缺点在于：

· 由于串联电阻的分压作用，在走线路径中间，电压仅是源电压的一半，所以不能驱动分布式负载；

· 由于在信号通路上串联了电阻，增加了RC时间常数，从而减缓了负载端信号的上升时间，因而不适合于高频信号通路（如高速时钟等）。需要注意的是，该串联电阻必须尽可能地靠近源驱动器的输出端，并且最好不要在PCB上使用过孔，因为过孔存在电容和电感。

（2）并联端接

并联端接也称DC并联端接，这种方式通过在接收器的输入端（即布线网络的末端）连接一个终端电阻Pp（Ap＝Zo）下拉到地或者上拉到直流电源来实现匹配，反射在负载端消除，如图（c）所示。这种端接方式的优点在于设计简单、易行，缺点是消耗直流功率，在要求低功耗的便携式设备中无法使用。此外，这种上拉到电源可以提高驱动器的驱动能力，但会抬高信号的低电平；而下拉到地能提高电流的吸收能力，但会拉低信号的高电平。

（3）戴维宁端接

戴维宁端接即分压器型端接，如图（d）所示，它采用上拉电阻Rpl和下拉电阻Rp；构成端接电阻，通过Rp1和Rp2吸收反射。戴维宁终端等效阻抗为

此阻抗须等于传输线特性阻抗Zo以达到最佳匹配。

端接电阻R_pl和R_p2阻值的选取应重点考虑避免设置不合适的负载电压参考电平，该电平用于高、低逻辑变换点。R_p1／R_p2比值决定逻辑高和低驱动电流的相对比例。R_p1=R_p2时，对高、低逻辑的驱动要求相同；R_pl＜R_p2时，逻辑低对电流的要求比逻辑高大；R_p1＞R_p2时，逻辑高对电流的要求比逻辑低大。

戴维宁端接的优点是：

· 在整个网络上可与分布负载一起使用；

·可完全吸收发送的波而消除反射；

· 当无信号驱动线路时，设置线路电压；

· 特别适用于总线使用。

它的缺点是：

从电源Vcc到地总有一个直流电流存在，导致匹配电阻中有直流功耗，减小了噪声容限，除非驱动器可提供大的电流。

戴维宁端接方式非常适合高速背板设计、长传输线，以及大负载的应用场合，通过两并联电阻将负载的电压级保持在最优的开关点附近，则驱动器可以用较小的功率来驱动总线。

（4）RC网络端接

RC网络端接又称交流负载端接，使用串联RC网络作为端接阻抗可消除网络末端反射，如图（c）所示。端接电阻Rp要等于传输线阻抗Zo，电容Cp的选择应保证RC网络的时间常数应大于传播延时的两倍，即“R_pC_p＞2TD”，通常使用0.1μF的多层陶瓷电容。对于具体设计，通过仿真来确定容值。

交流端接的好处在于电容阻隔了直流通路而不会产生额外的直流功耗，同时允许高频能量通过而起到了低通滤波器的作用，缺点是RC网络的时间常数会降低信号的速率。此外，附加电阻和电容占用板子空间，并增加成本。

（5）二极管端接