确保通过USB 3.0认证的一些测试技巧和技术

虽然已经有早期的USB3.0产品上市，但向超速(SuperSpeed)USB的大规模转换还没有开始。部分问题是USB 2.0已经十分普及，生产成本非常低。高带宽设备(如视频摄像机和存储设备)成为了SuperSpeed USB的第一批应用对象。然而，至少目前为止，成本因素将USB 3.0实现仍限制用于较高端的产品。

除了广泛部署任何 新的行业标准所面临的固有挑战外，USB 3.0不仅仅是USB 2.0的常规升级，因为USB 3.0可以提供10倍的性能提升。虽然性能提高了，但消费者对低成本互连的期望一直没有改变。这就给工程师带来了巨大的压力，他们只能使用速度低得多的通道，同时仍要在各种条件下确保可靠性、互操作性和高性能。确保物理层(PHY)一致性的测试和认证从未有现在这么关键或重要。

USB 3.0共享许多其它高速串行技术(如PCI Express和串行ATA)的特性：8b/10b编码、显著的通道衰减以及扩展频谱时钟。本文将讨论一致性测试方法，以及如何对发送端、接收端、电缆及互连实施最精确、可重复的测量。掌握这些技巧后，到SuperSpeed平台集成实验室(PIL)的旅程也许会更精彩。

高速Vs.超速

USB 3.0可以满足带宽日益增加的需求，能够支持应用提供更加实时的体验。目前在用的USB设备数量估计超过10亿，因此USB 3.0需要具有后向兼容功能，以支持传统的USB 2.0设备。当然，USB 2.0和3.0之间还有多个重要的PHY区别(表1)。

为了应对与更高速度接口有关的新挑战，SuperSpeed USB一致性测试已经作出了很大的修改。USB 2.0接收端的验证包括接收端灵敏度测试。USB 2.0设备必须响应150mV或150mV以上的测试包，同时忽略(抑制)低于100mV的信号。

另一方面，SuperSpeed USB接收端必须在有许多信号损伤的条件下还能正常工作，因此测试要求比USB 2.0更加严格。设计师还必须考虑传输线效应，并且使用包括在发送端进行去加重、在接收端进行连续时间线性均衡(CTLE)在内的均衡技术。如今还要求在接收侧进行抖动容限测试，但使用扩频时钟(SSC)和异步参考时钟可能导致互操作性问题。

评估USB 3.0串行数据链路的另外一个重要部分是测量波形和互连通道行为之间的复杂交互。以下假设已经不再成立：因为发送端输出信号符合眼图模板，所以在所有通道达到给定损耗条件下设计都能正常工作。为了理解在给定最差通道条件下发送端的余量，除了一致性要求外，你还需要建模通道和电缆的组合，并使用通道建模软件分析通道效应(图1)。

发送端的一致性测试

发送端测试需要使用各种测试图案(表2)。每种图案的选择依据是与评估图案的测试有关的特征。CP0是一个D0.0扰码序列，用于测量确定性抖动(Dj)，比如数据关联抖动(DDJ)。而CP1是一种无扰码的D10.2全速时钟图案，不产生DDJ，因此更加适合用于评估随机抖动(RJ)。

抖动和眼图高度是在应用均衡器函数和合适的时钟恢复设置(二阶锁相环或PLL，闭环带宽是10MHz，阻尼系数为0.707)之后用100万个连续单位间隔测量的。抖动结果的计算方法是以1 x 10-12的误码率(BER)从测量数据总量中提取抖动性能。例如，利用抖动外推法，目标RJ等于测量得到的RJ(rms)乘以14.069。

图2显示了标准化的发送端一致性测试装置，其中包括参考测试通道和电缆。测试点2(TP2)最靠近被测设备(DUT)，而测试点1(TP1)是远端测量点。所有发送端的常规化测量都是在TP点的信号上进行的。

在TP1点采集到信号后，可以使用一款称为SigTest的软件工具进行数据处理，类似于正式的PCI Express一致性测试。对于要求预先一致性测试、表征或调试的应用，还可以用其它工具深入观察不同条件或参数下的设计行为。带USB 3.0特定软件的高速示波器可以提供自动的标准化和信息化PHY发送端测试。这些工具可以确保测试设备得到了正确配置，从而有效节省时间。

在测试完成后，一份详细的通过/失败测试报告将突出显示可能存在设计问题的地方。如果在不同测试位置(例如公司实验室，测试室)之间出现矛盾，应该使用前次测试运行时保存的数据再次执行测试。

在要求进一步分析的场合，可以用抖动分析和眼图分析软件进行查错和设计表征。例如，一次可以显示多个眼图，允许工程师分析不同的时钟恢复技术或分析软件通道模型的效果。另外，可以使用不同的滤波器分析SSC效应，最终解决系统互操作性问题。

均衡考虑事项

由于有较大的通道衰减，SuperSpeed USB要求采用某种形式的补偿机制来打开接收端的眼图。发送端一般采用去加重形式的均衡技术。归一化的去加重比率在线性刻度下规定为3.5dB或1.5x。举例来说，当跳变沿比特电平为150mVp-p时，非跳变沿比特电平将为100mVp-p。

CTLE一致性均衡实现包括裸片上的有源接收端均衡或无源高频滤波器(比如电缆均衡器中使用的滤波器)。这种模型非常适合用于一致性测试，因为在描述转移函数时非常简单。CTLE实现在频域有一组极点和零点，因此在目标频率处会出现峰值。

CTLE实现对设计而言更加简单，并且比替代性技术消耗更低的功率。然而，在某些情况下，由于适配性、精度和噪声放大等方面的限制，它们可能还不够。其它技术包括前馈均衡(FFE)和判定反馈均衡(DFE)，这些技术使用经比例因子加权的数据样本来补偿通道损耗。

CTLE和FFE都是线性均衡器，因此都会由于高频噪声的提升而出现信噪比的劣化。然而，DFE在反馈环路中使用非线性元件，因而能最大限度地减少噪声放大，补偿码间干扰(ISI)。图3所示例子显示了经过显著通道衰减后的5Gbit/s信号以及使用去加重、CTLE和DFE技术均衡过的信号。

USB 3.0接收端测试

USB 3.0接收端测试类似于其它高速串行总线接收端的一致性测试，一般分为三个阶段，开始是受压眼图校准，然后是抖动容限测试，最后是分析。下面让我们看看这个过程的流程图(图4)。

受压眼图校准使用最糟糕信号，这个信号通常在垂直方向(通过增加的抖动)和水平方向(通过将幅度设置为接收端在部署时能看到的最低值)都有损伤。当任何测试夹具、电缆或仪器发生改变时都必须执行受压眼图校准。

抖动容限测试将校准后的受压眼图用作输入，然后施加更高频率带来的附加正弦抖动(SJ)。这种SJ将作用于接收端内的时钟恢复电路，因此不仅使用最差信号条件测试了接收端，而且时钟恢复也得到了明确的测试。最后，通过分析评估测试完成后是否需要执行额外的设计任务才能达到一致性。

受压眼图校准过程首先要用一致性夹具、电缆和通道设置好测试设备(图5)。下一步是反复测量和调整各种类型的外加应力，如抖动。校准步骤执行时不需要DUT，但需要一致性测试夹具、通道以及测试设备产生的特定数据图案。测试仪器应能执行两种功能——能够增加各种应力的图案发生功能，以及抖动和眼图测量等信号分析功能。

校准受压眼图时必须完成三种损伤校准：RJ、SJ和眼图高度。每种校准都要求对图案发生器和分析仪进行特定的设置。对每组电缆、适配器和仪器也必须做一次受压眼图校准。

由于使用不同的适配器和参考通道组，主机和设备将经过不同的受压眼图校准过程。一旦完成后，校准眼图的设置可以重复使用，只有当设备设置发生改变时才必须做再次校准。

额外的图案发生器要求

前面已经介绍了要求校准的全部事项，下面让我们再看看每步校准对图案发生器的附加要求，包括使用的数据图案、去加重程度、SSC是否应激活等。在受压眼图校准方案中，列出了两种图案，即CP0和CP1。表3列出了所有的USB 3.0一致性图案供参考。

CP0是一种8b/10b编码、PRBS-16数据图案(将D0.0字符送到USB 3.0发送端中进行扰码和编码的结果)。经过8b/10b编码后，最长的连1或连0长度从PRBS-16图案中的16比特减少到了5个比特。CP3是类似于8b/10b编码过的PRBS-16的图案，其中包含最短(单个比特)和最长的相同比特序列。

CP1是用于RJ校准的时钟图案。许多仪器在RJ测量时采用dual-Dirac随机与确定性抖动分离方法。使用时钟图案可以避免dual-Dirac方法的一些缺陷，例如将DDJ报告为RJ，特别是针对长图案。通过使用时钟图案，作为ISI结果的DDJ将从抖动测量中消除，从而形成更精确的RJ测量结果。

在图案发生器和分析仪之间的有损通道(即USB 3.0参考通道和电缆)将导致垂直和水平方向表现为眼图关闭的频率相关损耗(图6)。为了解决这种损耗问题，需要使用发送端去加重技术提升信号中的高频分量，从而使BER为10-12或更高的工作链路有足够好的接收眼图。

从这些眼图可以看出，没有去加重时所有幅度名义上都是相同的。采用去加重后，跳变沿比特的幅度要高于非跳变沿比特的幅度，从而有效提升了信号的高频分量。

在通过有损通道和电缆后，没有经过去加重处理的信号将受到码间干扰(ISI)的影响，眼图开度要比经过了去加重的信号小。同时，采用去加重的信号是全开的。从这里可以看出，去加重程度会影响ISI和DDJ的程度，进而影响接收端的眼图开度。

在同步数字系统(包括USB 3.0)中经常使用SSC来减小电磁干扰(EMI)。如果不使用SSC，数字流频谱中的载频(即5Gbps)及其谐波处会出现大幅度的尖峰，并且有可能超过调整极限(图7)。

为了防止出现这个问题，可以用SSC扩展频谱能量。在这个案例中载频被一个三角波所调制。用于接收端测试的频率“扩展”量是5000ppm或25MHz，频率调制周期为33kHz或每隔30μs，即三角波的一个周期。经过SSC后，频谱中的能量得到了扩展，不会再有单个频率破坏规范极限。

如前所述，USB 3.0中的接收侧均衡可以改善被码间干扰损伤的信号，这种码间干扰是由于参考通道和电缆中的频率相关损耗引起的。这种概念等同于去加重——通过信号处理方法提升信号中的高频分量。

虽然设备或主机中的接收端均衡电路与具体实现有关，但USB 3.0标准为一致性测试规定了CTLE(图8)。这种CTLE必须在进行一致性测试测量(都是针对发送端测试，在本例中是接收端受压眼图校准)之前，由误码率测试仪(BERT)或示波器等参考接收端实现，并且通常采用软件模拟的方式。

使用CTLE模拟进行抖动测量主要影响由信号处理方法引起的抖动，即ISI。CTLE模拟不影响与数据图案(如RJ和SJ)不相关的抖动分量，虽然根据一致性测试规范(CTS)这两种测量都要求使用CTLE。另一方面，眼图高度会直接受到影响，因为ISI影响测量。

抖动测量时必须使用具有一致性抖动转移函数(JTF)的时钟恢复“黄金PLL”，如图9中的蓝线所示。JTF表明了有多少抖动从输入信号转移到下游分析仪。在本例中，-3dB截止频率是4.9MHz。

在更低的SJ频率(沿着JTF的倾斜部分，此处的PLL环路响应是平坦的)，恢复时钟跟踪数据信号上的抖动。这样，相对于时钟的数据抖动将按照JFT得到衰减。在较高的SJ频率点，JTF变平，PLL响应向下倾斜，信号中的SJ部分被转移到下游分析仪。除了受压眼图校准期间的SJ外，所有测量都规定要使用一致性JTF。

一旦受压眼图完成校准，接收端测试就可以开始了。USB 3.0与以前的USB 2.0不同，要求进行BER测试。采用抖动容限测试形式的BER测试仅是接收端测试要求的测试项目。抖动容限测试使用最差输入信号条件试验接收端(受压眼图的校准见前面部分)。在受压眼图顶部，围绕JTF的-3dB截止频率且覆盖一定频率范围的一系列SJ频率和幅度被注入测试信号，同时由误码检测器监视接收端的错误或比特误码，并计算BER。

本文小结

随着USB 3.0开始走向主流，需要对发送端和接收端进行成功的一致性和认证测试，这是将新产品推向市场的关键。这些产品不仅要求能与其它USB 3.0设备一起工作，而且要满足消费者对各种条件下的性能和可靠性的期望值。

性能的急剧提高带来了许多新的测试要求，也使得设计和认证比前代标准更具挑战性。幸运的是，有一整套测试工具和资源可以用来协助SuperSpeed USB商标认证。