应对先进SoC的设计挑战，Dynamic Duo 2.0大幅提升硅前仿真和原型验证效率

近日Cadence发布了Dynamic Duo 2.0，其中包含Palladium Z2硬件仿真加速平台和Protium X2原型验证系统。这一组合将容量提高了2倍，性能提升了1.5倍，并且采用了业内首创的模块化编译技术。100亿门的SoC编译在Palladium Z2 系统上10小时内即可完成，在Protium X2系统上也仅需不到24小时。针对当前先进SoC的硅前设计挑战和应对之策，Cadence公司亚太区系统解决方案资深总监张永专在发布会上进行了分享。

先进SoC设计挑战：软硬件耦合更紧密

未来系统和芯片的设计趋势是复杂性提高、算力提升、软硬件整合更紧密，但与此同时还要加快Design Cycle。据张永专分享，当前很多芯片设计的Design变大，采用多个IP的集成方式，这种设计的关键是实现从子系统到复合SoC的系统整合。而且现在的很多芯片为了更精准地实现特定应用加速，需要在芯片设计阶段就有相应的软件来与硬件结合，软件已经成为了芯片设计的挑战和整体成本的大头。

如何应对这样的设计挑战？关键在于提高软件的验证效率，同时也要提高硬件仿真的速度，将硬件仿真与软件原型验证之间通道打通并提高效率，让软件跟硬件的协同仿真能够在整体设计流程中更早完成。首先硬件仿真上，前面已经提到当前Design Size变大，IP和子系统数量更多，本身在硬件设计环节中这种设计的迭代也变得更多，所以设计者希望硬件仿真速度可以很快，这样一天就可以实现几次迭代：每次硬件设计调整后，可以快速debug芯片中的RTL Code，然后Compile（编译）来检验最终修改的表现。当芯片的Design阶段基本接近成熟时，软件团队就可以介入将芯片硬件平台进行软件的原型验证。 当然这时候硬件仿真到软件原型验证之间的无缝对接和效率就变的很关键，而Cadence因为两个平台使用了很多相同的接口、内存和模块化编译器等，所以可以加速这一流程，避免重复工作的产生，也让芯片设计商的硬件设计和软件团队之间的合作更紧密高效。

Dynamic Duo 2.0

全新的Dynamic Duo 2.0组合通过搭载全新的硬件计算平台实现了更快速仿真和原型验证速度。Palladium中使用的是Cadence自己设计的新一代计算处理芯片，此芯片专门针对硬件仿真debug进行了设计，针对debug的多种不同信号设置了更多的触发设计，当前的所有商用芯片都不具备这样的特点，因此该定制芯片具备行业其他竞争对手所没有的高效硬件仿真表现，也是Palladium Z2可以成为业界领先的关键所在。10亿门数据在10个小时内就可以完成编译，而如果设计者使用了Cadence创新的模块化编译功能的话，通过并行的方式还可以让这个编译的速度更快。

Protium X2中采用的是Xilinx的VU-19P，相比前代的UltraScale440在单颗容量和效能上都有提升，并且在接口上也实现了与Palladium Z2更好的兼容性。Cadence在这一平台上的创新价值点在于将FPGA的使用进行了简化，据张永专分享，Protium X2的Compile是使用Palladium相同方式来实现的，采用了同样的时钟树方法。所以在FPGA上的接线绕线问题对于没有FPGA经验的工程师而言也不再是一个问题——在Palladium Z2上Compile之后直接就可以在Protium X2上完成这个芯片了，完全不需要用户的介入再去进行手动布线绕线。其实这也是Cadence一直很强调的一个理念，在其全流程的验证解决方案大平台上，不同的任务用更适合的Computing Processor来做，但整体的流程在用户角度而言是“平趟”的体验。Paul McLellan在之前的Breakfast Buffet博客中将这种做法称为“Computational Logistics” （计算软件物流式体验）。

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Dynamic Duo 2.0已经获得了来自NVIDIA、AMD和Arm的高度赞赏，他们在实践中均获得了大幅的硅前效率提升。张永专表示当前中国本土的很多芯片厂商也对Dynamic Duo 2.0非常感兴趣，Cadence也会持续进行中国业务的开拓，助力中国半导体产业发展。