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[导读]FPGA开发使用的是硬件描述语言(HardwareDescriptionLanguage,HDL)或者是寄存器传输级语言(RegisterTransferLanguage,RTL),它是用来描述数字电路功能和行为的语言,可以在寄存传输级、行为级、逻辑门级等描述电路。学习FPGA编...

FPGA开发使用的是硬件描述语言(Hardware Description Language, HDL)或者是寄存器传输级语言(Register Transfer Language, RTL),它是用来描述数字电路功能和行为的语言,可以在寄存传输级、行为级、逻辑门级等描述电路。

学习FPGA编程,需要思维的转变,从软件编程的顺序执行到硬件编程的并行执行,而在学习Verilog时需要多想想其硬件电路。



主流的FPGA编程语言有Verilog HDL、VHDL、SystemVerilog,入门的话先掌握一个语言即可,推荐初学者先学习Verilog。


Verilog的语法分成可综合和不可综合的,可综合是指这部分语句可以生成硬件电路,建议初学者先学可综合的部分,一是因为这部分的语句较少,并且是常用的部分,可优先熟练掌握。


RTL设计主要分成组合电路和时序电路,时序性则是硬件电路的重要性质之一,还有一个非常重要的部分就是状态机,这是大家都应该熟练掌握的。初学者在编译完代码后,可以打开RTL图看看综合后的电路的样子,脑中有RTL设计对应的硬件电路。


初学Verilog需要培养好的编码风格,除了知道什么样的编码可以综合,还需要清楚什么样的编码风格会出问题,若一个编码风格只把设计的信息传递给了仿真器却没有传递给综合工具,就不是一个好的编码风格。因此你需要了解前仿和后仿不一致的原因,尽早的消除这些风险,以防设计复杂后难以发现。


后面我们会深入的熟悉FPGA的开发流程以及其中的细节:RTL设计、仿真验证、逻辑综合、布局布线、时序收敛和硬件调试。



今天先给大家分享两份IEEE标准,一份是关于Verilog的,一份是关于VHDL的,按照你使用的编程语言选择下载,给“软硬件技术开发”微信公众号发送关键词“verilog 标准”或者“VHDL 标准”即可下载对应资料。




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