3D 芯片，走向何方？
时间：2021-10-25 15:33:06
[导读]在行业中，我们看到越来越多的系统示例通过异构集成构建，利用2.5D或3D连接。在这次采访中，imec高级研究员、研发副总裁兼3D系统集成项目总监EricBeyne回顾了趋势并讨论了构建下一代3D片上系统所需的技术。各级报告的进展将使系统设计和开发进入下一个层次，有望在系统的功率-...
在行业中，我们看到越来越多的系统示例通过异构集成构建，利用 2.5D 或 3D 连接。在这次采访中，imec 高级研究员、研发副总裁兼 3D 系统集成项目总监 Eric Beyne 回顾了趋势并讨论了构建下一代 3D 片上系统所需的技术。各级报告的进展将使系统设计和开发进入下一个层次，有望在系统的功率-性能-面积-成本 (PPAC) 指标中获得巨大回报。
Eric Beyne：“通过技术、材料和设备架构的创新，传统 CMOS 技术的扩展——导致单片 CMOS 单芯片片上系统 (SOC)——将持续到下一个十年。CMOS 缩放越来越多地得到设计技术协同优化 (DTCO) 的补充，以提高系统的功率、性能、面积和成本 (PPAC)。但随着成本和技术复杂性的增加，这些方法不再能在系统级提供足够的收益。对于受到所谓内存墙挑战的数据密集型高性能应用程序尤其如此，即无法足够快地访问数据。
为了进一步优化系统的 PPAC 指标，半导体行业越来越关注多芯片异构集成解决方案。
按照这种方法，可以单独优化芯片上的不同功能（使用不同的（节点）技术），并且可以在系统的子组件之间实现更短和更快的连接。第一个“异构”实现（例如高带宽存储器 (HBM)）主要依赖于 2.5 或 3D 小芯片方法，涉及单独设计和处理的小芯片芯片。Die-to-die 通信主要使用标准化接口物理层 (PHY) IP 块实现，将应用限制为延迟容忍功能，例如最后一级内存缓存。
尽管小芯片方法显着拓宽了异构系统集成的范围，但我们将见证不再需要中间接口 PHY 层的真正 3D-SoC 设计的演变。这些 3D SoC 将通过巧妙地协同设计不同的 3D 分区和实现直接的裸片到裸片 3D 互连来实现。”
“实现最佳 3D SoC 需要重新设计系统架构，需要电子设计自动化 (EDA) 工具的创新，以在一个视图中实现不同设备的协同设计。
在这种情况下，imec 与其 EDA 软件合作伙伴合作开发用于自动网表分区和 3D 路径优化的解决方案。在这种情况下，我们最近报告了与 Cadence 合作开发的新 3D 设计流程。该软件有助于预测提议的 3D 分区是否会产生强大且功能齐全的 3D SoC，从而使异构集成更接近工业现实。
其他贡献来自 3D 集成技术开发——3D SoC 的关键推动因素。我们与材料和设备供应商一起开发了各种 3D 互连技术，涵盖从毫米（封装堆叠）到小于 100 纳米（晶体管堆叠）的广泛互连间距。我们开发了高效的冷却解决方案（例如基于冲击的冷却），以更有效地处理越来越密集的高性能片上系统中不断增加的功率。”
“背面供电 (BSPD) 是另一项有前途的技术发展，可以帮助实现高性能应用的 3D SoC。
在 BSPD 网络 (BSPDN) 中，从逻辑芯片的正面到背面去除了功率传输和功率转换——到目前为止，它仅用作载体。因此，可以通过减薄的背面直接向高级微处理器核心芯片供电，而无需通过更高电阻的正面。这可以放宽对先进 IC 系统电源的要求，这些要求越来越受到功率密度、缩放晶体管的较低电源电压（因此，更大的电流）以及激进的 IR 压降的挑战。我们的一个合作伙伴最近宣布将在其未来的技术节点芯片之一中实施 BSPDN 概念。
我们现在可以设想一个多核处理器，它由一个内存缓存晶圆组成，使用细间距晶圆到晶圆键合堆叠在高级微处理器核心逻辑晶圆的顶部。电源通过 BSPDN 直接提供给核心逻辑晶体管。这种逻辑上的存储器结构随后可以堆叠到包含内部和外部互连的第三个芯片上——使用较旧的技术节点进行了优化。”
“为了实现 BSPDN，需要专用的晶圆减薄工艺（低至几个 100 纳米），并结合处理将背面与器件晶圆正面电连接的纳米硅通孔 (n-TSV) 的能力. n-TSV 既可以落在第一个正面金属上，也可以落在晶圆正面实施的埋入式电源轨 (BPR) 上。
Imec 在其 3D 集成程序的框架内开发这些流程。我们所谓的 n-TSV-last 方法涉及使用低温晶圆对晶圆键合技术将第一片晶圆（包括晶体管）的“有源”正面键合到第二个载体晶圆上。第一个晶圆的背面减薄，该工艺通过 n-TSV 图案化和钨填充以及背面金属化完成。
其中一个挑战与晶圆键合工艺有关，该工艺本质上会导致第一片晶圆的变形。这对图案化 n-TSV 所需的背面光刻步骤提出了挑战，尤其是达到与逻辑标准单元结构匹配所需的对准精度的能力。Imec 及其合作伙伴开发了替代方法，以实现更好的叠加精度和改进 BSPDN。”
“如今，一些商业‘3D’产品使用 TSV 和 Sn 微凸块的组合来实现异质芯片到芯片或芯片到中介层堆叠。虽然研究显示了对 TSV 进行缩放的良好前景，但生产中最先进的 Sn 微凸点节距在大约 30μm 时已经饱和。问题在于互连间隙：管芯到管芯微凸块连接还没有赶上可以充分利用 TSV 的程度。
在 imec，我们正在突破当今可能的界限。我们已经展示了一种基于 Sn 的微凸点互连方法（在凸点金属化下使用镶嵌）产生低至 7μm 的互连节距，并制定了将这一节距降低到 5μm 的路线图。
通过使用我们的 Cu/SiCN 芯片到晶圆混合键合方法，我们可以进一步减小互连间距（低至 3μm）。按照这种方法，芯片使用介电对介电键合方法堆叠，然后是金属对金属连接 - 不使用微凸块。最大的挑战与将芯片放置在晶圆上的纯度和精度有关。
使用我们的晶圆对晶圆键合解决方案可以获得最高的互连密度。这些发展是由逻辑存储器堆叠驱动的，需要远低于 1μm 的互连节距。今天，我们获得了 700 纳米间距，并希望将其降低到前所未有的 500 纳米。”
3D互连imec研发路线图
“Imec 为不同 3D 集成技术的行业提出了一个路线图，涵盖了 3D 互连密度的近 8 个数量级的范围。这些 3D 集成技术中的每一种都满足不同的需求，因此针对不同的终端应用，例如智能手机、DRAM 芯片或高性能计算系统。最佳选择是在层次驱动的 3D 互连密度和最终解决方案的成本之间进行权衡。
为了在系统级别获得尽可能多的好处，我们不断突破各种选项的界限。我们与我们的设备、计量和材料供应商紧密合作，并得到 EDA 软件开发商和针对不同终端应用的公司的支持。这种独特的合作伙伴生态系统使我们能够加速真正 3D SOC 的开发，并在系统级别获得最佳 PPAC 收益。”
来源：内容来自「EEWeb」
未来几年哪些主要趋势将标志着您的研究领域？
Eric Beyne：“通过技术、材料和设备架构的创新，传统 CMOS 技术的扩展——导致单片 CMOS 单芯片片上系统 (SOC)——将持续到下一个十年。CMOS 缩放越来越多地得到设计技术协同优化 (DTCO) 的补充，以提高系统的功率、性能、面积和成本 (PPAC)。但随着成本和技术复杂性的增加，这些方法不再能在系统级提供足够的收益。对于受到所谓内存墙挑战的数据密集型高性能应用程序尤其如此，即无法足够快地访问数据。
为了进一步优化系统的 PPAC 指标，半导体行业越来越关注多芯片异构集成解决方案。
按照这种方法，可以单独优化芯片上的不同功能（使用不同的（节点）技术），并且可以在系统的子组件之间实现更短和更快的连接。第一个“异构”实现（例如高带宽存储器 (HBM)）主要依赖于 2.5 或 3D 小芯片方法，涉及单独设计和处理的小芯片芯片。Die-to-die 通信主要使用标准化接口物理层 (PHY) IP 块实现，将应用限制为延迟容忍功能，例如最后一级内存缓存。
尽管小芯片方法显着拓宽了异构系统集成的范围，但我们将见证不再需要中间接口 PHY 层的真正 3D-SoC 设计的演变。这些 3D SoC 将通过巧妙地协同设计不同的 3D 分区和实现直接的裸片到裸片 3D 互连来实现。”
imec 正在探索哪些途径来克服未来的挑战？
“实现最佳 3D SoC 需要重新设计系统架构，需要电子设计自动化 (EDA) 工具的创新，以在一个视图中实现不同设备的协同设计。
在这种情况下，imec 与其 EDA 软件合作伙伴合作开发用于自动网表分区和 3D 路径优化的解决方案。在这种情况下，我们最近报告了与 Cadence 合作开发的新 3D 设计流程。该软件有助于预测提议的 3D 分区是否会产生强大且功能齐全的 3D SoC，从而使异构集成更接近工业现实。
其他贡献来自 3D 集成技术开发——3D SoC 的关键推动因素。我们与材料和设备供应商一起开发了各种 3D 互连技术，涵盖从毫米（封装堆叠）到小于 100 纳米（晶体管堆叠）的广泛互连间距。我们开发了高效的冷却解决方案（例如基于冲击的冷却），以更有效地处理越来越密集的高性能片上系统中不断增加的功率。”
还有其他值得一提的技术发展吗？
“背面供电 (BSPD) 是另一项有前途的技术发展，可以帮助实现高性能应用的 3D SoC。
在 BSPD 网络 (BSPDN) 中，从逻辑芯片的正面到背面去除了功率传输和功率转换——到目前为止，它仅用作载体。因此，可以通过减薄的背面直接向高级微处理器核心芯片供电，而无需通过更高电阻的正面。这可以放宽对先进 IC 系统电源的要求，这些要求越来越受到功率密度、缩放晶体管的较低电源电压（因此，更大的电流）以及激进的 IR 压降的挑战。我们的一个合作伙伴最近宣布将在其未来的技术节点芯片之一中实施 BSPDN 概念。
我们现在可以设想一个多核处理器，它由一个内存缓存晶圆组成，使用细间距晶圆到晶圆键合堆叠在高级微处理器核心逻辑晶圆的顶部。电源通过 BSPDN 直接提供给核心逻辑晶体管。这种逻辑上的存储器结构随后可以堆叠到包含内部和外部互连的第三个芯片上——使用较旧的技术节点进行了优化。”
我们在实现背面供电网络方面取得了哪些进展？
“为了实现 BSPDN，需要专用的晶圆减薄工艺（低至几个 100 纳米），并结合处理将背面与器件晶圆正面电连接的纳米硅通孔 (n-TSV) 的能力. n-TSV 既可以落在第一个正面金属上，也可以落在晶圆正面实施的埋入式电源轨 (BPR) 上。
Imec 在其 3D 集成程序的框架内开发这些流程。我们所谓的 n-TSV-last 方法涉及使用低温晶圆对晶圆键合技术将第一片晶圆（包括晶体管）的“有源”正面键合到第二个载体晶圆上。第一个晶圆的背面减薄，该工艺通过 n-TSV 图案化和钨填充以及背面金属化完成。
其中一个挑战与晶圆键合工艺有关，该工艺本质上会导致第一片晶圆的变形。这对图案化 n-TSV 所需的背面光刻步骤提出了挑战，尤其是达到与逻辑标准单元结构匹配所需的对准精度的能力。Imec 及其合作伙伴开发了替代方法，以实现更好的叠加精度和改进 BSPDN。”
能否详细介绍一下imec的3D集成技术为行业带来的附加价值？
“如今，一些商业‘3D’产品使用 TSV 和 Sn 微凸块的组合来实现异质芯片到芯片或芯片到中介层堆叠。虽然研究显示了对 TSV 进行缩放的良好前景，但生产中最先进的 Sn 微凸点节距在大约 30μm 时已经饱和。问题在于互连间隙：管芯到管芯微凸块连接还没有赶上可以充分利用 TSV 的程度。
在 imec，我们正在突破当今可能的界限。我们已经展示了一种基于 Sn 的微凸点互连方法（在凸点金属化下使用镶嵌）产生低至 7μm 的互连节距，并制定了将这一节距降低到 5μm 的路线图。
通过使用我们的 Cu/SiCN 芯片到晶圆混合键合方法，我们可以进一步减小互连间距（低至 3μm）。按照这种方法，芯片使用介电对介电键合方法堆叠，然后是金属对金属连接 - 不使用微凸块。最大的挑战与将芯片放置在晶圆上的纯度和精度有关。
使用我们的晶圆对晶圆键合解决方案可以获得最高的互连密度。这些发展是由逻辑存储器堆叠驱动的，需要远低于 1μm 的互连节距。今天，我们获得了 700 纳米间距，并希望将其降低到前所未有的 500 纳米。”
3D互连imec研发路线图是什么让 imec 的 3D 系统集成计划在全球半导体行业中独一无二？
“Imec 为不同 3D 集成技术的行业提出了一个路线图，涵盖了 3D 互连密度的近 8 个数量级的范围。这些 3D 集成技术中的每一种都满足不同的需求，因此针对不同的终端应用，例如智能手机、DRAM 芯片或高性能计算系统。最佳选择是在层次驱动的 3D 互连密度和最终解决方案的成本之间进行权衡。
为了在系统级别获得尽可能多的好处，我们不断突破各种选项的界限。我们与我们的设备、计量和材料供应商紧密合作，并得到 EDA 软件开发商和针对不同终端应用的公司的支持。这种独特的合作伙伴生态系统使我们能够加速真正 3D SOC 的开发，并在系统级别获得最佳 PPAC 收益。”
来源：内容来自「EEWeb」
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