芯片DFT设计
时间：2021-11-08 16:01:09
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[导读]芯片示例-可见下图，芯片主要由三大部分构成.1.与电路板和其他芯片的接口-IOpad2.存放程序的空间-ram和rom3.搭建逻辑电路的基本组件–标准逻辑单元我们DFT工程师所有的工作的目的只有一个-设计和插入数字电路，测试整个芯片的制造质量，筛选出没有制造缺陷的芯片。针对芯片的...
2.存放程序的空间-ram和rom
3.搭建逻辑电路的基本组件 –标准逻辑单元
我们DFT工程师所有的工作的目的只有一个-设计和插入数字电路，测试整个芯片的制造质量，筛选出没有制造缺陷的芯片。
针对芯片的三大部分，我们DFT工程师手里有三大法宝：
二、MBIST技术-- 测试mem, 主要实现工具是Mentor的MBISTArchitect 和 Tessent mbist
三、ATPG 技术-- 测试std-logic, 主要实现工具是：产生ATPG使用Mentor的 TestKompress 和synopsys TetraMAX；插入scan chain主要使用synopsys 的DFT compiler
ATPG工具
Insert scan:
1.虽然教科书会介绍很多种DFT DRC,但是在实际设计中95%的工作在修复scan_clk和scan_reset的DRC violation
2.修复clk/reset violation 的方法主要是用DC插入mux ,目的是使在scan_mode下clk和reset被芯片scan_clk和scan_reset pad控制。同时，scan_clk和scan_reset pad会用于ATE给芯片施加激励
3.插入scan时，DFT Compiler必须修复的DRC violations 类别为D1/D2/D3/D9
4.做全片级的DFT设计时，需要在scan_in,scan_out,scan_reset,scan_clk的IO pad 的OEN/IE/REN端插入mux,控制pad的输入和输出方向
Atpg patterns产生和仿真
1.所有的模拟模块，例如PLL,POR等，一般设置为black-box,无法用ATPG测试其内部
2.芯片clk,power,reset的控制寄存器，一般不会放到scan_chain上，以免在测试时由于寄存器的动作，改变芯片工作状态
3.考虑power domain的开关，一般必须保证在scan测试时，所有power domain都打开，每个数字标准单元都能测试到
4.如果有模拟的IO pad,一般必须在产生pattern时mask掉，因为他们不是数字的，ATPG工具无法控制它们
5.业界一般使用DC插入OCC (on chip clocking)模块，实现at-speed scan测试电路
MBIST工具
目前使用较多的是MBISTArchi,但是Tessent MBIST以后会成为主流。原因是Mentor公司2013年已经宣布MBISTArchi将不再提供技术支持，而且Tessent MBIST技术更为先进。
1.所有的MBIST设计应该考虑diagnose,加入diagnose电路，方便诊断mem故障，这会在芯片量产时大大提高成品率。
2.由于ARM与Mentor有合作，Coretex-A9以上的ARM核具有share-bus接口,可以很好支持Tessent Mbist，就能够实现ARM内核的mem的高速测试和访问,也提高了ARM CPU的性能。
3.Tessent MBIST会使用JTAP,只占用TCK/TMS/TDO/TDI/TRST五个pad,比MBISTArich使用更少的pad资源
BSCAN 工具
1.所有的模拟IO,一般无法用bscan来测试，不要加上bscan_cells
2.所有需要测试的数字pad的OEN/IE/REN 在bscan_mode下，需要插mux来控制
3.所有需要测试的数字pad的PU/PD 在bscan_mode下，一般需要插mux来控制,保证在bscan_mode下，PU和PD=0,才能使bscan HIGHZ测试仿真通过
4.所有JTAG的强制要求指令如IDCODE,EXIST必须在bscan电路中实现，特别是BYPASS
问题
1)如何用可测性设计ATPG工具实现at-speed测试？
2)如何使用BSCAN工具中实现PLL测试？
3)使用Tessent MBIST实现at-speed测试？
4)BSCAN工具会在pad的那些端口上连上bscan cell?
关于MBIST/SCAN/BSCAN的技术介绍，可以参看《数字系统测试和可测试性设计》一书，书中有更为详细和系统的介绍。
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