Cadence获得TSMC 7nm工艺技术认证

7nm工具认证

面向TSMC的7nm工艺，Cadence打造了从设计实现到最终Signoff的完整数字流程，且已经通过TSMC认证。该流程由以下核心系统组成：Innovus™ 设计实现系统、Quantus™ QRC提取解决方案、Tempus™ 时序签核解决方案、Voltus™ IC电源完整性解决方案、Voltus-Fi定制化电源完整性解决方案、物理验证系统(PVS)以及版图依赖效应(LDE)电气分析工具。

TSMC 7nm HPC平台已获得多项支持，包括Genus™ 综合解决方案的via-pillar建模以及完整的via-pillar设计实现和签核环境。同时，时钟网格控制和总线布线功能已经实现对高性能设计库的支持，进一步优化PPA性能并减少电迁移(EM)。上述特性皆有助于客户在成功打造先进节点系统的同时减少迭代次数，并确保成本与性能目标的实现。

获得认证的定制/仿真工具包括：Spectre® 加速并行仿真器(APS)、Spectre eXtensive 分区仿真器(XPS)、Spectre经典仿真器、Virtuoso®v版图套件、Virtuoso电路原理图编辑工具以及Virtuoso仿真设计环境(ADE)。7nm 工艺方面，高级设备投射以及定制化布线流程得到增强，助客户提高生产力，满足功耗、多种曝光，密度以及电迁移的要求。

7nm定制设计参考流程(CDRF)

为应对7nm定制与混合信号设计面临的挑战，Cadence成功开发增强版定制电路设计参考流程(CDRF)。增强版CDRF以经过改进的设计方法为基础，提供包括电路设计理念深度解读、版图设计实现，以及签核与验证模块在内的多项特色功能，提高生产力。电路设计模块详细解读了多项实现方法，包括如何通过使用模块发生器(ModGen)限制条件和TSMC PDK 的设备阵列获取电路原理图、如何进行功能性验证、良率预估和优化，以及如何进行可靠性分析;签核验证方面，物理验证模块特别强调了设计规则与“布局对线路图(LVS)”检查、签核寄生参数提取，以及电迁移和电压降(EM/IR)签核检查。

版图设计实现模块包括针对FinFET设备电路布局的互联与限制条件驱动版图，助设计师遵守设计规则，应对版图依赖效应(LDE)。布线模块包括色彩感知流程和创新的电痕模式系统，缩短设计时间，减少寄生，并帮助设计师避免因电迁移而导致的一系列问题。

7nm设计库参数特征化工具流程

工具认证以外，Cadence Virtuoso Liberate™ 参数特征化解决方案和 Virtuoso Variety™统计参数特征化解决方案也获得TSMC批准，将为包括高级时序、噪声和功耗模型在内的7nm工艺提供Liberty内容库。凭借创新的自由变量形式(LVF)描述方法，上述解决方案可以实现工艺变更签核;并创建电迁移(EM)模型，实现EM信号优化及签核。

面向7nm工艺的IP合作

作为DDR控制器和PHY IP的领先企业，Cadence DDR4 PHY和LPDDR4 PHY曾用于数代TSMC工艺技术(从28HPM/28HPC/28HPC+，到 16FF+/16FFC节点)。通过与TSMC及用户的紧密合作，Cadence从去年开始致力于开发7nm工艺IP。截至2016年第4季度，Cadence应用7nm工艺节点实现DDR4 PHY旗舰产品的成功流片;核心客户也已完成7nm DDR PHY与现有企业级SoC的集成。

“TSMC的最新工艺结合Cadence的强大工具与IP，必将为我们的共同客户打造最佳的先进节点设计解决方案，”Cadence公司执行副总裁兼数字与签核事业部、系统与验证事业部总经理Anirudh Devgan博士表示。“随着v1.0设计规则的成熟以及TSMC认证的获得，我们已经做好充分准备，满足最具创新能力7nm工艺客户的生产需求。”

“全新v1.0设计规则与PDK表明，我们在7nm生产设计领域已经达到了全新高度，”TSMC设计架构市场部高级总监Suk Lee表示。“我们与Cadence紧密合作，共同开发针对7nm设计的创新IP并为其颁发认证，助力我们的共同客户实现移动设备与HPC设计的PPA目标。”

“ARM与Cadence和TSMC已经就7nm设计流程展开密切合作，” ARM公司系统与软件事业部总经理Monika Biddulph表示。“该流程将进一步推动高端移动应用与高性能运算应用的平台开发。”