Cadence与台积电合作开发3D IC参考流程

益华电脑(Cadence Design Systems)宣布，该公司与晶圆代工大厂台积电(TSMC)合作开发了 3D IC 参考流程，具备创新的真正3D堆叠技术。这个流程通过在Wide I/O介面基础上的memory-on-logic设计与3D堆叠的验证，实现多重晶粒整合；融合TSMC 3D堆叠技术与CadenceR 的3D-IC解决方案，包括完善整合的规划工具、弹性化设计实现平台，以及signoff和电子/热分析。
3D IC 技术让业界能够实现功耗与效能的提升，提供更高的效能、更低的功耗与更小的面积，为开发当今复杂设计的工程师们提供许多关键优势。Cadence与台积电的宣布实现了两家 3D IC 领导厂商于一年前所宣布提供台积电 CoWoS 参考流程的承诺。

台积电设计基础架构行销事业部资深协理Suk Lee表示：「我们与Cadence密切合作，实现真正3D晶片的开发。藉由这项新的参考流程，我们彼此的客户能够满怀信心地迈进3D-IC开发工作，瞭解所他们所采用的益华电脑工具流程已经通过了晶片与3D-IC测试装置的验证。」

Cadence策略长兼数位与signoff事业群资深副总裁徐季平表示：「3D-IC代表产品整合的新作法；为摩尔定律(Moore’s Law)提供全新的面向，并且需要深度协作以实现完美的实用阵容。这个最新参考流程就是我们与TSMC密切合作，让3D晶片务实进展的铁证，不仅实用而且是克服晶片复杂性的魅力选项。」

Cadence 3D IC 流程中的工具涵盖数位、客制/类比与signoff技术；包括EncounterR Digital Implementation System、Tempus Timing Signoff Solution、VirtuosoR Layout Editor、Physical Verification System、QRC Extraction、Encounter Power System、Encounter Test、AllegroR SiP和Sigrity XcitePI/PowerDC。