台积电20奈米客制化设计参考制程采用Cadence方案

Cadence表示，台积电20奈米参考制程融合Encounter与Virtuoso的全新功能与方法，兼顾新兴的重要电路特性、时序收敛与设计尺寸。对客制/类比设计人员而言，Virtuoso技术在业界标准OpenAccess资料库中支援新的20奈米限制，包含G0规则、互动式配色实现有色彩意识的布局(color-aware layout)、条件导向的预先配色流程、奇数回路的防止与侦测(odd-cycle loop prevention)、局部互连层专属的先进Pcell基墩(Pcell abutment)与支援。Cadence整合式实体验证系统是在Virtuoso平台中整合Cadence益华电脑实体验证系统的设计技术。

对数位设计人员而言，Encounter RTL-to-GDSII支援20奈米规则、崭新FlexColor双重曝影(double- patterning)技术实现自动建构校正(correct-by-construction)布局与绕线，还有Encounter RTL Compiler加上Encounter数位设计实现(EDI)系统的GigaOpt最佳化，以更短的周转时间实现更高的成品品质。

在Signoff方面，Cadence Encounter时序系统提供先进的波形建模与多值SPEF以实现双重曝影RC萃取。Cadence QRC Extraction提供具备DPT意识的条件萃取(corners extraction)技术，支援LEF/DEF与GDSII制程。Cadence实体验证系统提供20奈米双重曝影与渐进式DRC校正的支援，现在还有台积电设计规则(rule decks)可供实体验证系统使用。

Encounter Power System提供精准、基本与复杂的依赖拓扑结构(topology-dependent)的EM规则，而且Litho Physical Analyzer与Litho Electrical Analyzer已经更新而拥有20奈米模型以供热点分析与修正。[!--empirenews.page--]

「Cadence益华电脑专心致力于为客户提供克服低功耗等当今复杂设计的最大挑战所需的技术。」Cadence益华电脑晶片实现事业群资深副总裁徐季平表示：「我们一直与台积公司和双方的客户密切合作，开发周延的解决方案以克服20奈米设计挑战。我们的Virtuoso与Encounter 20奈米技术独步业界而且完善整合，提供一致化流程，克服最严苛的低功耗混合讯号晶片的挑战。」

「搭配设计工具以满足20奈米需求是一项复杂的任务，唯有透过紧密的合作方能实现。」台积电设计建构行销处(Design Infrastructure Marketing)资深处长Suk Lee 表示：「20奈米制程需要全新的方法完成设计生态环境的准备，以便在制程准备就绪时即开始进行量产设计。我们与Cadence益华电脑的合作涵盖了完整的混合讯号与数位流程，以确保能够实现及验证双重曝影的需求。这将协助双方客户采用此新制程尽速产出有效晶片。」