采用Cadence数字技和和SMIC 40nm生产工艺IC设计参考流程

全球电子设计创新领先企业 Cadence 设计系统公司 （NASDAQ: CDNS）近日宣布，全球领先的晶圆厂之一中国中芯国际集成电路制造有限公司（SMIC）推出一款采用 Cadence Encounter 数字技术和 SMIC 40纳米生产工艺的低功耗、高端工艺节点 IC 设计参考流程。该参考流程为设计团队进行复杂 SoC 设计提供了一个可预测的快速解决方案，可应用于类型广泛的低功耗产品，包括诸如平板电脑和智能手机等最新消费电子产品。

SMIC-Cadence 流程通过高端电源管理功能实现设计自动化。这种已通过实际生产验证的设计方法全面贯穿于整个 Cadence RTL 到 GDSII 的流程，涵盖 Encounter RTL Compiler、Encounter Conformal Low Power、Encounter Digital Implementation System、Encounter Timing System、Encounter Power System、Cadence QRC、 Cadence CMP Predictor 和 Cadence Physical Verification System 多种设计工具。

“我们与 Cadence 密切合作开发参考流程，帮助我们的客户加快其差异化的低功耗、高性能芯片的设计，” SMIC 设计服务部副总裁汤天申表示，“通过将此具有互操作性、低功耗、基于通用功耗格式（CPF）的流程应用于从 RTL 到 GDSII 全程，设计团队可以达到40纳米低功耗高端节点设计更快的量产化。”

“Cadence 与 SMIC 合作帮助共同的客户从全套数字设计技术中获益，这些技术包括时序与信号完整性签核的展平式低功耗实现流程、低功耗物理综合、闭环低功耗验证与物理验证，”Cadence 战略联盟部总监 John Murphy 说，“使用这种可靠的流程以及 SMIC 40纳米生产工艺，客户可以用差异化的方法进行低功耗设计，使其更快地将低功耗的产品打入市场。”