新工具提升ASIC设计验证效率及可靠性

通常情况下，在进行开发时会遇到这些问题:一是时间和成本，两者对开发周期都有一定的要求。尤其是对于需要团队合作共同进行的大规模开发，其设计资源开销比较大。二是可靠性，产品设计对设计师本身有要求。在传统设计流程里，有些问题可能是做到后期或者到生产时才会暴露出来，其实这些问题在做ASIC设计时就存在。针对这些情况，ALDEC有很好的解决方案。

我们是做第三方工具的，会对主流厂商有一个很好的维护。在整个设计流程中，会无缝集成原厂的设计流程以及设计资源。从设计到验证，整个开发过程都可以提供。

ALDEC公司的工具主要有以下特点：一是仿真速度，这是涉及效益的问题。设计时有前仿和后仿，针对仿真会有仿真加速的技术，目前速度能提高5到10倍。二是项目管理，在整个FPGA设计中规模会越来越大。我们的工具能很好地支撑团队化的项目管理，设计时在后台通过第三方版本直接进行版本管理。我们的工具支持多线程序的编译，在做综合实践时需要厂商的后台环境。另外，还支持一个多核的仿真，这是ALDEC专利的核心，这个工具可以提高仿真的速度。三是强大的设计规则分析检查工具。在做第一步检查时，会有语言设计规范上的检查，当然更关注的是，前期设计会不会给后期的实现带来影响。

此外，还可以根据设计进行一些优化。对于在ASIC设计中早期出现的一些不足和缺陷，会在优化过程中检查出来，从而进行解决。

Riviera-RPO主要是做大规模的市场，它是一个先进的验证库，并支持IEEE VHDL。另一款产品是针对反熔丝器件原型验证方案，先用比较便宜的商用芯片做一个原型，在功能验证没有问题的情况下，重新改制，验证没问题时才可以上去。在做后期验证时，HES平台把前期作保障的测试通过工具直接转换为实物型的验证。前期有不规则的保障，后期验证时有实物验证的保障。如果实物验证出现问题，还要做改正、做仿真。