赛灵思Vivado设计套件内建自动化关键功能

赛灵思(Xilinx)发布Vivado Design Suite 2013.3版本，提供全新的UltraFast设计方法、加强型随插即用矽智财(IP)的配置、整合与验证功能，以及局部重新配置(Partial Reconfiguration)功能。Vivado设计套件与赛灵思的All Programmable元件进行协同最佳化，是可编程业界一款系统单晶片(SoC)加强型设计套件，能够解决系统级整合、建置与执行的生产力瓶颈。

为加速设计周期并提高其可预测性，Vivado Design Suite 2013.3版本包含UltraFast设计方法内建的自动化关键功能，其中设计规则检查(DRC)可在整个设计周期中为工程师引导设计作业，并有硬体描述语言及规范样式，带来最佳品质的设计结果。

Vivado Design Suite 2013.3版本透过加强IP整合让套件更简单易用，并提供超过两百三十个LogiCORE和SmartCORE IP核心。这次版本升级可让设计和赛灵思的IP都可做到整个系统的协同最佳化。例如设计人员现在可以在他们整个设计中与Ethernet MAC或PCIe等互联IP分享时脉资源。IP的升级也可以针对IP内的收发器除错连结埠(Debug Port)进行简易的高层次存取。在Vivado逻辑分析器加入全新功能后，设计人员则可对运行中的AXI系统进行完整的读取与写入作业；更可以进行硬体除错，运用先进的触发功能侦测和撷取复杂的事件。