无线SOC设计 90纳米及65纳米需求攀升

      包括3G手机在内的各种新兴电子产品，已加快系统单芯片（SoC）的需求。台湾联电（UMC）透过与EDA、IP等业者的合作，已在尖端90纳米及65纳米制程方面，协助客户快速进入量产。
      由FSA主办的“Wireless SoC Design”无线系统单芯片设计论坛，邀请联电美国分公司负责系统及架构支持的首席工程师（Chief Engineer）王克中（KC Wang）博士及Cadence负责模拟混合讯号及射频（AMS/RF）设计方法锦囊妙计的技术市场总监Robert A. Mullen，分享无线系统单芯片的市场应用情形。

技术成熟，需求升温
      联电美国分公司负责系统及架构支持的首席工程师王克中博士表示，联电的制程技术，在90纳米方面，是第一个交货给客户的晶圆厂。目前产品种类已经超过30种，包括5项RF产品在内。90纳米总出货量方面，换算成8吋晶圆，已经超过50万片，产能来自两个12吋厂及一个8吋厂。在65纳米方面，联电也是第一个交货给65纳米客户的晶圆厂。目前已经进入量产阶段，签约客户已有9家，完成设计Tape Out的产品有10个。
      绕着地球跑，支持Cadence全球客户有关模拟混合讯号及射频（AMS/RF）设计方法锦囊妙计（Design Methodology Kits）的Cadence公司技术市场总监Robert A. Mullen，累积了许多与客户面对面的实战经验。他表示，在无线设计流程中，最重要的几个关键包括：“环环相扣的设计流程”、“组件设计及线路布局都经过测试的RFIC PDK（Process Design Kit）”、“RFIC模拟及验证工具”、“RLCK撷取器”及“被动组件模型（Passive Modeling）与EM模拟”等。
其中，“环环相扣的设计流程”包括从系统到IC，以及从IC到模块的各个设计环节。而“RLCK撷取器”则用来更精确地预测芯片的频率与设计效能。
      Robert A. Mullen指出，Cadence的无线设计方法锦囊妙计，将陆续有新的方案推出，除了目前的AMS/RF Kit、RF-Sip Kit、ARM Verification Kit外，2007年还将陆续推出Low-Power Kit、无线SOC Verification Kit及SiP Kit等。
      谈到市场，王克中指出，由于整合多项尖端技术的3G手机等应用普及，使得客户对系统单芯片（SOC）的需求快速升温。以晶圆厂来说，提供完整的SOC解决方案，必须掌握的关键要素，除了一流的晶圆厂制造流程及良率绩效外，还要具备系统架构知识，并提供SOC制程平台，IP及设计方法论等。
      Robert A. Mullen也表示，目前Cadence在RFIC领域，已经支持许多国际级的重要客户。其中，位于希腊的Helic公司，成功开发WLAN 802.11b，把RF收发器（transceiver）及模拟基频（analog baseband）完全整合。

伙伴缔盟，共挑大梁
      制程越走越尖端，任务的挑战度也越来越高，各种缔盟的策略伙伴关系，更见积极。针对无线通讯这个热门的产品领域，王克中博士表示，联电除了定义并提供各种制程技术外，透过与ARM合作，提供各种经过制程验证的IP。
      与EDA业者的合作方面，联电与Cadence合作，提供许多经过EDA工具与设计流程验证过的设计案例，给客户参考。此外，在设计服务及封装测试方面，联电则分别与智原及硅品有密切合作。

绵密服务，降低风险
      协助客户以最快、最具成本效率的方式，快速实现设计并推出新产品面市，不但是站在支持端的IP／EDA业者、晶圆厂、设计服务及封装测试等厂商的任务，同时也是核心竞争力所在。
      联电除了提供0.13微米、90纳米及65纳米成熟的制程技术外，完整的SOC制程平台还整合了混合讯号制程、RF制程、高压制程、嵌入式内存及CMOS影像传感器（CMOS Image Sensor， CIS）等。
      王克中博士表示，联电SOC逻辑制程平台（Logic Process Platform）中，又分“混合讯号及RF”、“嵌入式内存”、“CMOS影像传感器（CIS）”及“高压”等四大制程模块。
      “混合讯号及RF”制程常应用于制造消费性电子产品，包括ADSL STB、Cable Modem、无线通讯产品、家庭RF及蓝芽等产品等。“嵌入式内存”制程则适合用于MPU、DSP、影像、网络、3G手机、芯片组、PGA及SRAM等相关IC。“影像传感器”制程常用于手机照相机、数位相机、PC相机、监视器、汽车、及医学相关IC。“高压”制程则普遍用于电源管理IC、低温多晶硅（LTPS）、TFT LCD、PDP及OLED驱动IC、DC-DC转换器等。
      为了协助客户更容易使用该公司提供的晶圆专工设计套件（FDK），以最短的时间找到合适的电感器及电容器，联电还提供客户虚拟的电感器与电容器数据库（Virtual Inductor & Capacitor Libraries），让客户可以透过最佳电感搜寻器（OIF）及最佳电容搜寻器（OCF），提高设计效率。

克服技术难关
      随着制程技术不断微缩，线宽越来越细，布局绕线的挑战也越来越艰巨。跨入先进制程后，许多布局绕线的结果常产生大量漏电的问题。王克中博士举了个0.13微米逻辑制程的实验个案为例，证明联电技术团队已克服这个问题，并可大幅改善漏电的情形。该实验是一个百万闸级的复杂IC，频率速度为333Mhz，采联电0.13微米1P8M制程，有效地降低了83%d的漏电情形。
      可制造的IC设计（Design for Manufacturing， DFM）技术，也是伴随尖端制程而来的重大课题。如果不能符合晶圆厂的制程特性，再精巧先进的IC设计，如果制造不出来，也是枉然。为了避免这项困扰，联电提供一套名为DFM-Aware 的设计流程（DFM-Aware Design Flow），协助客户及早克服可制造性的问题。首先是“DFM-Aware数据库”，提供各种IP，SPICE电路模型及技术文件；其次是Tape Out前的“DFM模拟”及Tape Out后的“PSM， OPC， LRC”等光罩资料的准备。最后则是整合了微影及硅制程等诸多制程条件的“DFM-Aware模型及规范”，协助客户掌握DFM的关键。[!--empirenews.page--]

数字SoC未来看好
      Robert A. Mullen指出，RFIC走向尖端制程，最主要的三大诉求包括降低成本、降低功率消耗，以及追求更好的SoC整合。这在传统的模拟RF线路设计方法中，却存在着很大的挑战，以致于总是无法达到很好的产品性能。如今，透过更简化的模拟线路加上更有创意的数字设计，已经可以达到过去多年以来无法达成的梦想。
      Robert A. Mullen拿出一个采0.18-0.13微米制程的“模拟”直接转换接收器，以及采90纳米低功率制程的“数字”RF处理器的线路图做比较。前者繁复的设计，被后者简单的几个混合讯号处理器、A/D及数字基频芯片（Digital Base Band）架构，就轻松地比了下去。
      针对数字SoC未来的看法，Robert A. Mullen举Prismark一份有关无线技术的报告资料指出，2004年无线IC的制程还以0.18微米CMOS为主，模拟RF仍多于数字；2006年制程以0.13微米CMOS为主，数字线路持续增加，并首度超越模拟RF的线路；2008年时，无线IC的制程技术将以90纳米CMOS为主，并有90%的数位线路。