华为用FPGA封装MIMO解码器缩短设计期

美国华为技术（Huawei Technologies）和美国FutureWei Technologies将移动通信用MIMO解码器的样机封装到了FPGA中。其设计使用了NEC的C语言输入ESL（electronic system level）设计系统“CyberWorkBench（CWB）”。

在第51届设计自动化大会（DAC 2014：2014年6月1日～5日在旧金山举行）6月3日的DESIGNER TRACK: Designer/IP Track Poster Session上，华为的YwhPyng Harn以展板形式介绍了开发过程及成果（图1），题目为“High-Level Synthesis from Wireless Algorithms to FPGA Prototyping”（发表序号：301.13）。

据YwhPyng Harn介绍，以前设计人员一直是参照MIMO基带处理算法，按照手册来实施RTL解码。不仅设计期长达12个月以上，而且错误也很多。因此，华为导入了高级合成工具。将MIMO基带处理算法作为SystemC的模型实施人工解码，然后输入高级合成工具，转换为RTL模型。使用该方法后，设计期可缩短为4个月。

YwhPyng Harn等以前曾使用其他EDA提供商而非NEC的高级合成工具。不过，使用后未能实现150MHz的目标工作频率。因此此次改为了NEC的CWB中的高级合成工具。将整体分为多个区块，以并不大的规模进行合成，并以整体实现管线工作为目标进行设计（图2），由此达到了150MHz的工作频率。进行封装的FPGA是阿尔特拉（Altera）的“Stratix IV GX”（产品型号为EP4SGX530NF45C3）。

另外，此次还成功构筑了实施三步验证的流程，这也是成果之一。首先，将最基本的MIMO基带处理算法与人工计算的SystemC模型做对照。若无问题，向CWB输入SystemC模型。然后做第二步验证，将人工计算的SystemC模型与CWB生成的用于验证的周期精确SystemC模型做对照。若无问题，最后将MIMO基带处理算法的执行结果（Golden Result）与CWB生成的Verilog-HDL模型的输出结果做对照。若还无问题，就封装到FPGA中。

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