射频AGC过快反而丢包

自动增益看起来只是把电平拉到合适范围，实际却会改写接收时序。射频AGC如果攻击太急、释放太慢，强弱信号切换时反而更容易丢包。

AGC攻击时间决定强信号到来后多久降增益。攻击太慢，前端或ADC会在最初几个符号内饱和，前导码相关和频偏估计先被剪坏；攻击太快，增益还没等同步环路稳定就跳变，基带看到的幅度包络会被人为切出一个台阶。许多短包系统丢的不是整包能量，而是开头那一小段用于同步的已知序列。

释放时间同样敏感。强阻塞离开后，增益若迟迟不恢复，后续弱包会被压在量化噪声附近；释放太快，则阻塞尾部和噪声起伏可能触发增益反复跳动。射频接收机在真实环境里经常面对近端强台和远端弱台交替出现，AGC必须按业务帧长、前导码长度和信道变化速度设计，而不是只追求电平快速回到目标值。

RSSI测量窗口会影响判断。窗口太短，随机噪声和调制峰值会被误认为功率变化；窗口太长，又来不及跟踪突发强信号。若系统有多级增益，包括LNA旁路、混频器增益和基带VGA，哪一级先动作也会改变噪声和线性边界。把所有级别按同一个门限切换，往往会造成不必要的噪声系数跳变。

ADC满幅剪切是AGC失手后的硬后果。模拟前端一旦把输入推到转换器满刻度之外，裁剪失真会产生宽带分量，后面的数字滤波和均衡无法恢复被削掉的峰值。更糟的是，剪切后的样本可能让功率估计算法低估真实峰值，因为波形顶部被压平，控制器反而没有足够依据继续降增益。

因此前端要给ADC留峰值余量，而不是只让平均功率落在最佳量化区。高峰均比信号、频偏未校正阶段和多径叠加都可能让瞬时幅度高于平均估计。若AGC目标电平设得太接近满刻度，静态EVM也许很好，动态阻塞恢复却会先失败。射频链路里的量化效率和抗剪切能力本来就是一对取舍。

增益步进还会带来相位和直流瞬态。某些可变增益放大器在切档时会改变群时延或产生偏置恢复过程，基带环路可能把这些瞬态误当成信道变化。若切换发生在数据区中间，均衡器需要额外时间收敛；若发生在前导码期间，同步结果会直接偏移。设计上最好让大步进集中在捕获前，小步进留给跟踪期。

验证AGC不能只输入连续波。应使用真实包长、前导码、强弱突发和邻道阻塞组合，记录每级增益状态、ADC峰值、同步成功率和误包率。只要某个强弱切换条件下包头失败，就说明控制时间常数与协议结构没有对齐。

多天线接收还要保持通道一致。若各通道AGC独立跳档，幅度和相位校准关系会随时间变化，合并或波束形成结果会被拉偏。可以让通道共享粗增益决策，再在各自支路做小范围修正，避免阵列算法追着增益状态跑。

所以，AGC的目标不是让幅度曲线最快变平，而是让同步和采样在变化过程中不被破坏。把攻击释放时间和ADC余量一起定住，接收机才会在突发场景里稳。