时钟缓冲器扇出不是越多越划算

时钟网络扩展到后期，常见的冲动是继续从现有节点多拉几路。时钟缓冲器的扇出能力若只按名义通道数理解，而不把负载、长度和拓扑一起考虑，最后常会在边沿完整性和通道一致性上付双倍代价。

扇出上限首先受容性负载累积限制。每多接一个接收器、连接器或测试点，驱动器看到的总电容与反射条件都会变化；即便每一路都没超单点限制，合并后的上升沿和下降沿也可能明显变慢。慢边沿再叠加门限敏感度，尤其在高频时，就会把原本只属于幅度的问题折算成时序漂移。很多系统之所以在后期扩板时突然变差，正是因为总负载是在“每路看着都不多”的情况下悄悄累出来的。

拓扑选择会决定这种累积是线性变差还是局部可控。星形分发有利于缩短单支路，但中心节点负载最重；树形分发能把负载分摊到多级，却会引入级间延迟和更多器件噪声。没有绝对更好的拓扑，只有对当前频率、板面积和同步要求更合适的折中。如果系统需要极小通道偏差，贸然用多级树形压扇出，可能会把相位一致性变成更难管理的问题。

分支不对称还会让总线看似完整、局部已失衡。一侧连短支路，另一侧穿过连接器上背板，驱动器虽然都能拉起来，返回损耗和时间位置却完全不同。缓冲器不是只面对“总扇出”，而是在同时面对多个不相同的负载。只看扇出个数而不看每支路的环境，会让设计评审忽略最容易拖垮边沿的那一条长支路。

未使用输出的处理也不能敷衍。某些器件允许悬空，某些则要求关闭或按指定方式终端；若把不用的输出随手留着，它的寄生耦合和内部偏置状态仍可能影响邻近通道。扇出规划真正要关心的不是“用了几路”，而是“剩下的几路如何被妥善安置”。

更稳妥的做法，是在系统层先分级定义哪些节点必须低偏斜、哪些节点可以接受额外一级缓冲，再据此选择星形、树形或混合拓扑。负载重、距离远或跨板的分支应尽量隔离到次级驱动，而不是继续堆在主缓冲器上；这样虽然器件数增加，却能把关键主链的负载边界守住。

测试点和保留焊盘也应算进负载清单。很多扩展版失败不是因为新接收器本身，而是新增的调试落点和支路 stub 把原本勉强可用的边沿再推过了门限。

未用输出若只是逻辑关闭而物理走线仍很长，也要评估这段悬挂结构是否形成额外 stub，因为有些板级问题并不需要真正接收器参与就足以出现。

验证时除了看最末端波形，也要检查主节点在全扇出、部分扇出和未来扩展预留条件下的边沿变化。若新增一块子板就让中心节点斜率明显下降，说明当前拓扑已经接近极限；若通道差异主要集中在跨板分支，则更适合分层驱动而不是继续加端接补救。

分发网络值不值，不取决于单个器件带出多少路，而取决于关键路是否仍保有边沿和相位余量。只要把扇出上限放回拓扑与负载一起审视，时钟缓冲器就不会被扩路冲动推到失衡边界内。