嵌入式升频顺序错了，取指可能先失稳

PLL倍频值写大，不表示处理器已安全升频。嵌入式时钟转换必须先满足电压与Flash读取边界，再确认目标时钟源稳定；否则速度尚未提高，取指和启动流程就可能先失稳。

处理器最高频率通常与供电电压、温度等级及具体芯片型号相绑定。提高频率前，需要确保供电已经进入允许该频率档位的范围；某些器件还要求先切换稳压器性能模式并等待状态位确认。若系统在低压下直接启用高频，时序裕量可能不足，即使实验室的一块样片偶尔工作正常也不能证明量产与全温范围可用。降频时则通常应先降低时钟，再降低电压，具体次序必须以器件手册为准。

Flash等待周期是另一条独立约束。CPU变快后，Flash访问时间未必同步缩短；等待周期不足可能导致取指或常量读取数据错误。常见的升频流程是先把等待周期配置到目标频率所需值，确认寄存器更新完成，再切换更快时钟。反向降频时则需等低速时钟生效后再减少等待周期。缓存或预取可改善平均访问延迟，但不能自动覆盖所有总线状态和规范要求，也不能代替Flash规格表中的设置。

目标等待周期与供电档位的映射随系列和硅版本而异，有的器件还要求读取专用状态寄存器确认配置锁存。启动代码的频率切换函数应显式限制可用档位，并拒绝未经校验的运行时参数；单纯在系统时钟初始化后写一条Flash配置语句，无法保障升频过程中执行的代码安全。切换期间执行路径也要位于满足当前总线时序的存储区。例如从低速内部振荡器启动时，软件可先设置目标等待周期，再逐级核验供电档位与总线分频。等待周期提前增加通常只影响性能，提前减少则可能破坏正确性；这正是升频和降频不能共用同一寄存器写入顺序的原因。每次转换都应保留当前源和目标源的状态记录，便于区分配置失败与后续应用故障。

PLL或外部晶振需要一定时间达到稳定状态。软件配置分频和倍频后，应等待硬件就绪标志，而不是依赖固定延时，因为启动时间受电压、温度、器件状态影响。若锁定超时，程序应切回已知安全时钟或进入受控故障路径，并记录切换失败原因；直接无限等待会令看门狗在初始化阶段反复复位，掩盖是晶振故障还是锁相环配置错误。

当系统时钟由一个源切换至另一个源时，外设分频器、总线时钟和定时器频率也可能改变。依赖计时的通信外设应在切换前停止或重新配置，避免位周期在事务中途改变。某些芯片对切换寄存器的写入序列、备份域解锁或总线同步有额外要求，必须按参考手册执行。软件还应读取当前时钟源状态位，确认硬件实际接受了切换。

尤其要防止切换瞬间的总线超频。即使目标CPU频率合法，原有AHB或APB分频比也可能让某条总线暂时超过上限；可先设置保守分频，再切换系统源，最后调整到目标分频。部分型号还对定时器时钟设置倍频规则，不能只按APB频率推算。嵌入式验收应把各阶段的时钟路径列成状态表，逐步核对中间配置是否合法，并用时钟输出引脚验证实际频率，避免只核对最终寄存器快照。

升频安全依赖资源边界和切换状态同时满足。先准备电压与Flash时序，再确认时钟就绪和分频安全；失败时回到已知状态，才能把频率切换做成可验证的过程。