封装寄生电感是否会影响 MOSFET 性能?

MOSFET 的性能指标通常由手册中的导通电阻、阈值电压、栅极电荷等参数来表征，而这些参数主要反映芯片本体(die)的特性。然而在实际应用中，决定开关波形优劣、损耗高低乃至可靠性的，往往不只是芯片本身，封装寄生参数同样举足轻重。其中，封装寄生电感是讨论最多、也最容易被低估的一项。

封装寄生电感从何而来?MOSFET 的电流路径需要经过引脚(lead frame)、键合线(bond wire)或铜夹(clip)才能进入芯片。这些导体在直流下近乎无阻抗，但在高频开关中却呈现明显感性。一条典型的键合线寄生电感约 1 至 3nH，铜夹封装更低，多在 0.5nH 量级;若再加上引脚与 PCB 焊盘走线的贡献，整个回路电感往往能达到 5 至 15nH。功率回路的寄生电感主要由漏极与源极两部分的寄生电感共同构成，而栅极驱动回路同样存在自身的寄生电感。

既然寄生电感本身不消耗直流功率，为何会对 MOSFET 性能产生深刻影响?关键就在于开关过程中的电流变化率 di/dt。开关管关断瞬间，主回路电流被迅速切断，电感两端感应出 L・di/dt 的电压，叠加在母线电压之上，形成漏源电压尖峰。这个尖峰不仅抬高应力、逼近甚至击穿额定电压，还直接决定了所需的设计降额余量。与此同时，寄生电感与器件输出电容及电路寄生电容构成谐振回路，在开关边沿激起高频振铃。振铃一方面显著增加 EMI 辐射与传导噪声，另一方面在多次开关中反复向电容充放电，形成可观的开关损耗，使效率下降、结温升高。

寄生电感还会直接拉慢开关速度。以关断为例，源极寄生电感串联在主回路与栅极回路的公共支路上，电流变化在其上产生的电压会反向抵消栅极关断驱动，等效于引入负反馈，使栅极电压难以快速拉低，这就是常说的公共源极电感效应。它使关断时间延长、关断损耗增大。开通方向同样如此，漏极寄生电感会减缓漏极电流的建立，限制 di/dt。更棘手的是，源极寄生电感在 di/dt 极高时会产生足以超过阈值电压的感应电压，诱发寄生开通，造成桥臂直通或额外开关损耗，严重时甚至损坏器件。

栅极回路的寄生电感同样不可忽视。它与栅极内部电阻、输入电容共同构成 RLC 电路，驱动电流阶跃时会在栅极产生振铃。振铃若幅值过大，可能误触发器件或加剧 dv/dt 敏感性问题。栅极环路的杂散电感越大，振铃越剧烈，为此常需在栅极串入小电阻或在驱动端施加阻尼。而米勒效应又使栅极振铃与漏源电压变化相互耦合，进一步放大风险。

那么，封装寄生电感是否影响导通性能?就直流导通而言，寄生电感不引入额外电阻，不影响导通电阻与静态导通损耗。但它会改变动态行为，进而影响整体损耗构成。在高频、大电流应用中，开关损耗和振铃损耗往往超过导通损耗，成为效率瓶颈。因此，对寄生电感的关注重点应落在动态开关过程而非静态导通。

针对其危害，业界已形成系统的抑制策略。器件层面，采用铜夹替代键合线、引入开尔文(Kelvin)源极引脚，可将功率回路与驱动回路解耦，消除公共源极电感带来的负反馈与寄生开通风险，这正是四引脚 MOSFET 在服务器电源、电动汽车电驱中广泛应用的缘由。系统层面，通过优化 PCB 布局缩短功率回路面积、减小回路电感，并合理布置栅极驱动回路，可显著压低振铃幅值与电压尖峰。

综上所述，封装寄生电感虽不改变 MOSFET 的直流导通电阻，却通过 L・di/dt 电压尖峰、高频振铃、公共源极电感负反馈与寄生开通等机制，深刻影响开关损耗、EMI 特性、电压应力乃至器件可靠性。它在高频大电流场合的影响往往超过芯片本身参数，是功率电子设计无法回避的关键因素。正确认识并抑制封装寄生电感，是发挥 MOSFET 潜力、保证系统稳定运行的重要一环。