数字电源的 1.5 微秒延迟，怎么把 45 度裕度吃掉

同样的功率级，把模拟控制换成数字控制，环路带宽从 500 千赫掉到 83 千赫。掉下来的不是算力，是 1.5 个开关周期的采样延迟，它在 100 千赫处值 54 度相位。

一句话答案 1 MHz 开关下数字环路固定延迟 1.5 微秒，100 kHz 处相位滞后 54 度，比模拟多 45 度，45 度裕度对应的带宽上限从 500 kHz 落到 83 kHz。

1.5 个开关周期去哪了

数字电源（Digital Power）是指用 ADC 采样输出电压与电流、由 MCU 或 DSP 算出占空比、经 PWM 外设输出的一类开关电源控制器。它的延迟不是算得慢，是采样与执行之间隔着固定的节拍。

一次完整的环路要走三步：ADC 在周期起点之后采样，避开开关沿的振铃；MCU 在中断里跑补偿器，浮点运算加中断进出约 200 纳秒；算出的占空比写进影子寄存器，要等下一个周期起点才生效，这是一整个周期。

图 1　数字环路采样、计算与占空比更新的时序（自行绘制，为原理示意，非原文原图复制）

新占空比在整个周期内保持不变，等效再加半个周期的零阶保持。合计 1.5 个周期，1 兆赫开关下就是 1.5 微秒。

模拟控制没有这个节拍。误差放大器连续工作，PWM 比较器在电感电流碰到阈值的那一刻翻转，整个链路延迟由比较器与驱动的传播时间决定，典型 0.25 微秒。

两者差的 1.25 微秒，就是数字控制为可编程性付的钱。

这 1.25 微秒与开关频率成反比。频率越高绝对值越小，2 兆赫下只有 0.625 微秒。看起来高频对数字控制更友好，实际相反，因为带宽要求也跟着频率一起上去了。

54 度是延迟乘频率算出来的

延迟对环路的影响只有一条式子：相位滞后 = 360° × 环路带宽 × 延迟。这条式子在带宽远低于开关频率时成立，也正是开关电源的工作区。

把 100 千赫和 1.5 微秒代进去，滞后 54 度。同样带宽下模拟控制的滞后是 9 度。差值 45 度。

这 45 度不是从裕度里“借”，是直接扣。一个本来有 90 度裕度的环路，扣掉 45 度正好落在 45 度这条工程下限上，阶跃响应出现过冲与振铃，负载突变时输出电压要振三个周期才稳。

反推更直观。要保住 45 度裕度，带宽上限是 45 ÷ 360 ÷ 1.5 微秒，等于 83 千赫（1 MHz 开关、延迟 1.5 μs）。模拟控制在同样裕度下的上限是 500 千赫。

滞后随带宽线性增长。同样的 1.5 微秒延迟，50 千赫带宽下是 27 度，100 千赫 54 度，150 千赫 81 度，200 千赫 108 度，每翻一倍带宽多扣 27 度。越过 90 度那条线，误差信号在中频段已经被延迟推到反相，闭环开始助长扰动而不是压制它。

还有一个二阶效应：采样保持本身在带宽接近开关频率五分之一时带来额外衰减，前面那条式子里没有这一项。1 兆赫开关配 200 千赫带宽正好卡在这个边界，实测滞后会比算出来的 108 度更大。

表注：相位滞后按 360°×带宽×延迟计算；阶跃跌落按 ΔI/(2π·带宽·C) 估算，ΔI = 200 A、C = 6 mF，未计 ESR 与负载线；末行的电容改为 12 mF。

图 2　四种控制方式的相位裕度随环路带宽的变化（据公开参数测算重绘，1 MHz 开关、45° 参考线）

带宽掉下来，跌落跟着涨

带宽不是纸面指标，它直接换算成负载阶跃时的电压跌落。估算式是 ΔV = ΔI / (2π·带宽·C)，ΔI 是电流阶跃，C 是输出电容。

GPU 的电流阶跃按 200 安算，输出电容 6 毫法，带宽 83 千赫时跌落 63.9 毫伏。0.85 伏的轨上，这是 7.5%。

模拟控制跑到 500 千赫，同样条件跌落 10.6 毫伏，只有 1.2%。

60 毫伏这个上限不是随便定的，它来自 GPU 的欠压保护阈值，通常设在标称值的 7% 到 9%。0.85 伏乘 7% 就是 59.5 毫伏。

两条路可以补。一条是加电容，把 6 毫法翻到 12 毫法，跌落回到 32 毫伏，代价是 12 相板上多 6 只电容，每只 470 微法、高度 4 毫米，正好卡在 GPU 冷板与 PCB 之间那点空隙里。另一条是把带宽拿回来，也就是把延迟砍掉。

行业把数字电源的好处讲成可编程、可遥测、可自适应均流，很少提它换掉的是一段带宽。这段代价只在带宽要求高的地方显现：当环路带宽低于开关频率的 2%（1 MHz 开关下 20 千赫），数字与模拟的相位差不到 9 度，遥测与均流的收益净胜；一旦带宽要走到 100 千赫，54 度对 9 度的差距靠任何补偿器都补不回来，只能改采样架构。可证伪的条件就是那条 2% 线，它随开关频率等比平移，2 MHz 下门槛升到 40 千赫。

采样架构决定延迟

单沿采样的 1.5 微秒里，有一半是“等下一个周期起点”。改成双沿采样，在周期的波峰和波谷各采一次、各更新一次，延迟降到 0.75 微秒，带宽上限提到 167 千赫。

双沿的代价是采样窗口。1 兆赫周期 1 微秒，两个采样点各占 250 纳秒，剩下的时间要留给开关沿的振铃衰减。占空比接近 0 或 1 时，采样点会落进振铃区，读数偏 10 到 20 毫伏。

多相均流也受采样影响。12 相各采各的电流，采样时刻差 50 纳秒，读到的纹波相位就不一样，均流误差按 5% 起步；数字方案用同一个触发源同步采样，能压到 2%，这是模拟方案做不到的。

相位交错本身也要靠硬件。8 相以上时软件排相位会有 20 纳秒抖动，折成 100 千赫处的 1.4 度相位，等于把刚才省下的一半又还回去。

再往前是多采样加预测。在一个周期里采 4 次，用状态观测器推算周期末的电压，PWM 在周期内就更新，等效延迟压到 0.5 微秒。代价是模型要准，电感量随电流饱和偏 20% 时，预测会引入过冲。

数字这一侧真正的失效点

失效场景不在带宽，在采样时刻。现象是轻载时输出电压出现次谐波振荡，频率正好是开关频率的一半，示波器上占空比一大一小交替。

原因是采样点被 PWM 抖动推着走。设计上采样点固定在开关中点，避开上下管的 dv/dt；一旦控制器为了调压把占空比改到接近极限，中点漂移到开关沿附近，ADC 采到的是振铃电压，补偿器把这个误差当真实偏差，下一周期反向修正，两个周期构成一个极限环。

处置有三条。采样点用 PWM 外设的硬件触发锁定，不跟占空比联动；ADC 前加一级 100 纳秒的 RC，代价是延迟增加 0.1 微秒；或者改成电流模式，用电流信号而不是电压信号做内环，电压采样只用于外环慢速修正。

温度也会改延迟。MCU 从 −20 度走到 105 度，中断响应加 Flash 等待周期，环路延迟多 0.15 微秒，100 千赫处多 5.4 度相位。这个 5 度在高温满负载时才出现，恰是最需要裕度的时候。

场景走一遍选型

按以下约束走一遍选型：0.85 伏、200 安、12 相、开关频率 1 兆赫、允许跌落 60 毫伏、相位裕度不低于 45 度、板面给输出电容留 12 平方厘米、控制器 BOM 上限 90 元。

候选三个。A 数字单沿加电容加倍，跌落 32 毫伏，达标，成本 78 元。B 数字双沿多采样，跌落 31.8 毫伏，达标，成本 88 元。C 模拟峰值电流加数字遥测，跌落 10.6 毫伏，裕度 81 度，成本 84 元，但没有自适应均流。

三项对比下来 A 最便宜，C 性能最好。选 C。理由是这台机器要跑 AI 训练负载，电流阶跃频繁，10.6 毫伏的跌落给冷板温升与老化留出了余量；而自适应均流在 12 相上本来就难做，靠模拟的均流母线电阻也能做到 5% 以内。

代价与风险：模拟环路的补偿网络是焊死的，换 GPU 型号要改板；遥测精度只有 1%，做不到数字方案的 0.5%；后期想加非线性补偿或负载线调节，只能换控制器。B 是折中方案，跌落 31.8 毫伏刚好卡在 60 毫伏一半的位置，若后续把电容减到 4 毫法就破线。

如果环路带宽需求高于开关频率的 5%（1 MHz 开关下 50 kHz 以上）且成本允许，就选双沿采样或多采样数字控制，代价是采样窗口被压到 250 纳秒并依赖模型精度。

一句话 数字电源的代价不在算力，在 1.5 个开关周期的固定延迟，带宽要求一高，这笔钱就必须用采样架构还回去。

文献依据：Electronics，2018 年，第 7 卷第 12 期，文章号 412

文献标题：Optimized Digital Controllers for Switching-Mode DC-DC Step-Down Converter

作者：Ghulam Abbas、Jason Gu、Umar Farooq、Muhammad Irfan Abid、Ali Raza、Muhammad Usman Asad、Valentina E. Balas、Marius E. Balas

期刊卷期：Electronics，第 7 卷，第 12 期，文章号 412，2018 年 12 月

DOI：10.3390/electronics7120412

第二来源：Advanced Multi-Sampling PWM Technique for Single-Inductor MIMO DC-DC Converter in Electric Vehicles，Hanan Solangi、Kamran Hafeez、Saad Mekhilef、Mehdi Seyedmahmoudian、Alex Stojcevski、Laiq Khan，Energies，第 17 卷，第 15 期，文章号 3633，2024 年 7 月，DOI 10.3390/en17153633

配图说明：图 1、图 2 均为自行绘制，图 1 为原理示意，图 2 据公开参数重绘，非原文原图复制

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来源：21ic电子网