统一封装策略：封装相同，提高多相降压性能

摘要

当客户要求稳压器BOM中的所有器件（包括控制器、功率级和磁元件）都有多个供应来源时，统一封装策略能够满足要求。然而，ADI公司并未参与价格战，而是开发了耦合电感IP来显著提升系统性能，从而为客户提供更高的系统价值。

引言

数据中心、人工智能(AI)和通信领域的许多应用使用输入电压为12 V的多相降压稳压器。图1(a)显示了常规8相降压转换器，其中分立电感(DL)排成一行，间距为业界典型的8.3 mm/相。图1(b)显示了采用相同布局的替代解决方案，其中分立磁元件被替换为两个4相耦合电感(CL)。

需要思考的是，客户为什么会选择这个替代方案？而 ADI 开发这套独特解决方案背后的动机又是什么，仅仅是为了与众不同吗？答案是CL的品质因数(FOM)显著增加，可以根据客户的不同优先级进行调整。统一封装(CF)策略意味着所有器件的占用空间都相同。所以，当解决方案尺寸相同时，优化的重点将放在提高效率上。

对于DL和CL，应考虑它们的基本原理和主要区别。常规降压转换器各相的电流纹波可由公式1求出，其中占空比为D = VO/VIN，VO为输出电压，VIN为输入电压，L为电感值，Fs为开关频率。

图1.8相降压稳压器，间距为8.3 mm/相，带有(a)分立电感和(b)两个4相耦合电感。

或者，漏感为Lk且互感为Lm的耦合电感中的电流纹波可表示为公式2。1 FOM用公式3表示，其中Nph为耦合相数，ρ为耦合系数（公式4），j为运行指数，定义了占空比的适用区间（公式5）。

通过比较公式1和公式2可知，FOM是主要区分因素，展现了CL在电流纹波消除方面要优于DL。FOM的值取决于多个因素，而在CL中，FOM值通常可以很大，意味着性能大幅提升。不过，单靠FOM优势本身，并不能保证很大的性能差异。系统必须根据所需的优先级，有意识地利用增加的FOM所带来的优势。

CL优化

从VIN = 12 V至VO = 1 V参考设计开始，其中DL = 100 nH提供了基线性能，针对耦合系数Lm/Lk的几个实际合理的值，绘制了Nph = 4构建模块的CL FOM，如图2所示。红色曲线Lm/Lk = 0表示分立电感的FOM = 1基线。这里的目标是保持相同的瞬态性能和相同的输出电容槽Co，因此为CL泄漏选择了相同的100 nH值。如文章“解决耦合电感中的磁芯损耗问题”2和视频“耦合电感的基础知识和优势”1所示，并且在图2中可以清楚看到，理想情况下，Lm值应尽可能高，使耦合系数最大化（公式4），从而增加FOM。在给定尺寸（h = 12 mm，相位间距8.3 mm/ph）下，合理的Lm = 260 nH可通过极其保守的Isat = 25 A实现，这与允许的相位间电流不平衡有关。请注意，CL的负载能力由Lk的Isat定义，在该CL设计中，Isat为每相>100 A（105°C时），超过DL Isat额定值。

12 V至1 V应用对应的占空比范围约为D~0.083。对于保守的Lm/Lk = 2.6，图2中的FOM > 2.5，表明CL中的Fs可轻松降低二分之一，以保持较低的电流纹波。由于与开关频率成比例的几种损耗将降低，因此这应该能显著提高效率。

增加Lm通常有利于减少电流纹波，但图3表明Lm = 260 nH能够实现大部分电流纹波消除的好处，且不会出现回报递减的情况（回报递减是指进一步增加Lm带来的改善非常有限）。

图2.针对一些不同Lm/Lk值，4相CL的FOM与占空比D的函数关系。突出显示了目标区域。

图3.VIN = 12 V、VO = 1 V且Fs = 800 kHz条件下，DL = 100 nH和CL = 4× 100 nH时的电流纹波与Lm的函数关系。

图4.VIN = 12 V条件下，DL = 100 nH (800 kHz)和CL = 4× 100 nH (800 kHz, 400 kHz)时的电流纹波与VO的函数关系。

图4绘制了相应的电流纹波，比较了VIN = 12 V和Fs = 800 kHz条件下的基线设计DL = 100 nH与建议的四相CL = 4× 100 nH (Lm = 260 nH)。显然，CL解决方案可以在Fs = 400 kHz时而不是800 kHz时运行，并且与800 kHz条件下的DL = 100 nH相比，仍具有较小的电流纹波。峰峰值纹波较小，意味着所有电路波形的均方根值也会较小，包含传导损耗。主要的效率提升将来自于Fs减少二分之一，意味着开关损耗、FET体二极管的死区时间损耗、反向恢复、栅极驱动损耗等将大幅减少。请注意，最显著的效率改进将出现在轻载条件下，此时交流损耗更为明显。然而，一些损耗（例如开关转换过程中的电压和电流重叠）与负载电流成比例，因此效率提升在满载时也将显而易见。

开发的4× 100 nH耦合电感如图5所示。请注意，引脚布置符合DL占用空间要求，兼容多个来源和替代方案。

图5.开发的CL = 4× 100 nH，33.5 mm × 10 mm × 12 mm。

实验结果

四相降压转换器的瞬态性能如图6所示，比较了8相DL = 100 nH (600 kHz)和2× CL = 4× 100 nH (400 kHz)的波形。正如预期的那样，相同的电流摆率和相同的输出电容导致瞬态性能相似。由于一个相位的占空比瞬态变化会导致所有相位电流同时变化，因此耦合相位能够有效增加反馈环路的相位裕量，再加上多相拓扑，能够缓解因CL开关频率降低而造成的潜在反馈带宽降低。

图7显示了不同开关频率下的相应效率比较，其中虚线表示DL，实线表示CL。在高开关频率下，CL和DL的电流纹波都不显著，因此效率相似。但由于CL具有明显的电流纹波优势，所以降低CL的Fs会令整体损耗大幅减少，且电流纹波增加不会对其造成太大的影响。DL解决方案的效率也随着Fs的降低而提高，但速度会越来越慢，因为过大的电流纹波会使波形的均方根值变差，并导致磁芯损耗和ACR损耗呈非线性增加。因此，与DL相比，CL具有明显的效率优势：峰值时为1%，满载时为0.5%。相关热性能也有所改善。

图6.135 A负载阶跃下，VIN = 12 V、VO = 0.9 V时，8相DL = 100 nH (600 kHz)和2× CL = 4× 100 nH (400 kHz)的瞬态性能。电路板相同，Co相同，条件相同。

图7.8相DL = 100 nH（虚线）和采用统一封装策略的2× CL = 4× 100 nH（实线）设计的测量效率比较，VIN = 12 V，VO = 0.9 V。

结论

根据统一封装(CF)策略，用于替代分立电感的CL解决方案在设计时采用相同的占用空间和总体尺寸，可作为12 V至~1 V应用的4相构建模块。通过利用CL的优势，效率得到显著提升，同时保留了瞬态性能。实验结果证实了基于FOM的设计和优化策略。

已实现的整体性能提升说明了ADI IP在耦合电感方面的优势。

参考文献

1 Alexandr Ikriannikov，“耦合电感的基础知识和优势”，Maxim Integrated，2021年8月。

2 Alexandr Ikriannikov和Di Yao，“Addressing Core Loss in Coupled Inductors”，Electronic Design News，2016年12月。

3 Aaron M. Schultz和Charles R. Sullivan，“Voltage Converter with Coupled Inductive Windings, and Associated Methods”，美国专利6,362,986，2001年3月。

4 Jieli Li，“Coupled Inductor Design in DC-DC Converters”，硕士论文，达特茅斯学院，2002年。

5 Pit-Leong Wong、Peng Xu、Bo Yang和Fred C. Lee，“Performance Improvements of Interleaving VRMs with Coupling Inductors”，《IEEE电源电子会刊》，第16卷第4期，2001年7月。

6 Yan Dong，“Investigation of Multiphase Coupled-Inductor Buck Converters in Point-of-Load Applications”，博士论文，弗吉尼亚理工学院暨州立大学，2009年。

7 Alexandr Ikriannikov，“Coupled Inductor with Improved Leakage Inductance Control”，美国专利8,102,233，2009年8月。

8 Alexandr Ikriannikov，“Evolution and Comparison of Magnetics for the Multiphase DC-DC Applications”，IEEE应用电源电子大会的行业分会，2023年3月。

9 Alexandr Ikriannikov和Di Yao，“Converters with Multiphase Magnetics:TLVR vs. CL and the Novel Optimized Structure”，PCIM Europe 2023；电源电子、智能运动、可再生能源和能源管理的国际展览和会议，2023年5月。

10 Alexandr Ikriannikov和B. Xiao，“Generalized FOM for Multiphase Converters with Inductors”，IEEE能源转换大会暨博览会(ECCE)，2023年10月。