模拟 - 21ic电子网

物联网时代下的印刷领域将迎来新的曙光

物联网(Internet Of Thirigs，简称lOT)是“传感网”在国际上的通称。物联网的概念是在1999年提出的，它是指把射频识别装置、红外感应器、全球定位系统、激光扫描器等种种装置与互联网连接起来，实现智能化

模拟
2010-06-22

物联网条形码印刷机精度
物联网全程联动

【导读：有人说，未来是湿的。但在一个由物联网技术主导信息交换的未来，世界将是非常干燥的。它的主要部件，将是传感器、芯片、光缆，而非人体。在这个世界里，零售商、供应商、物流服务商们将成为真正的商业&ldquo

模拟
2010-06-22

沃尔玛供应链管理 RFID标签物联网
邬贺铨：物联网还未成摇钱树避免泡沫化

物联网被视作下一个超万亿元级产业，中国政府已经把它作为新的经济增长点和转型升级的助推器。最近物联网概念股价直线上升，销售传感器的企业也大发了一笔财，没有人怀疑这里面蕴藏着巨大的商机，但是物联网本身真的

模拟
2010-06-22

传感器信息技术邬贺铨物联网
联电私募传尔必达策略结盟

联电昨日与尔必达、力成签订直通硅晶穿孔（TSV）技术合作开发合约，市场则再度传出，尔必达将是联电私募案引进策略合作伙伴的口袋名单之一，且双方未来不排除朝向交叉持股的合作方向进行。唯联电及尔必达对此一市场消

模拟
2010-06-22

DRAM 联电尔必达 DM
台积电中科太阳能厂年底盖

晶圆代工龙头台积电（2330）新事业总经理蔡力行昨（21）日证实，台积电与美商Stion达成策略联盟后，今年底前，就会在中科兴建台积电薄膜太阳能电池厂，并在南科兴建太阳能发电厂支援当地12吋厂Fab14用电。蔡力行

模拟
2010-06-22

太阳能台积电 ST
联电尔必达力成合攻3D IC

联电（2303）、尔必达（Elpida）及力成（6239）昨（21）日宣布，三方将结合在三维（3D）IC的设计、制造与封装等优势，投入开发整合逻辑芯片及动态随机存取内存（DRAM）的3D IC完整解决方案，并导入联电的28奈米制程生

模拟
2010-06-22

DRAM 联电尔必达 IC
联电：3D IC会全面扩及各应用拼完整解决方案

晶圆代工业者联电(2303)执行长孙世伟于今(21)日表示，联电将以自身在先进逻辑制程上的技术优势，与日商Elpida、力成(6239)等两大业者在3D IC领域上进行广泛的技术合作，且预计会以TSV(Through-Silicon Via,直通硅晶穿

模拟
2010-06-22

联电制程技术 PID IC
以测试工序提高SRAM制造误差容限，东京大学与STARC开发

对晶体管制造误差导致的SRAM工作不稳定性，在芯片制造后的测试工序上加以改善的方法，由东京大学研究生院工学系研究科电气系工学专业副教授竹内健的研究小组与日本半导体理工学研究中心（STARC）联手开发成功。该项成

模拟
2010-06-22

晶体管 ST SRAM RC
东芝等开发出三维FPGA，将SRAM层积在逻辑IC上使芯片面积减半

东芝在半导体制造技术相关国际会议“2010 Symposium on VLSI Technology”上宣布，其与日本CovalentMaterials、美国Tier Logic Inc.以及TeiTechnology共同在CMOS逻辑电路上以非晶硅TFT技术实现了SRAM的三维积层，即“

模拟
2010-06-22

FPGA 芯片东芝 SRAM
东京大学等在厚度不到10μm的晶圆上形成FeRAM和逻辑电路

东京大学在半导体制造技术国际会议“2010 Symposium on VLSITechnology”上宣布，该公司与富士通微电子（现富士通半导体）、大日本印刷、富士通研究所以及迪思科（Disco）共同在厚度降至10μm以下的半导体晶圆上形成

模拟
2010-06-22

晶圆金属 RAM 逻辑电路
Cadence宣布与台积电在28奈米先进制程最新合作

益华计算机(Cadence)宣布其TLM (transaction-level modeling) 导向设计与验证、 3D IC 设计实现，以及整合 DFM 等先进 Cadence 设计技术与流程，已经融入台积电(TSMC)设计参考流程11.0版中。同时 Cadence也宣布支持

模拟
2010-06-22

先进制程台积电 LM CADENCE
亚稳态的错误率分析

如图3.30所示，采用ACTEL ACT-1门阵列实现的电路，当输入电压变化时，其输出产生脉冲的概率有多大？简单应用同步逻辑理论，它永远也不会发生。但现在我们会更好地理解这个问题了。首先检查最坏情况下建立时间：TPD=9

模拟
2010-06-22

ACTEL 电路 BSP HZ
数字触发器原理与亚稳态特性

图3.29是一个简化的数字触发器原理图。在这个例子中，为放大器提供了对称的正、负电压。正反馈电路把电容C上的任何正电压驱动到电源正电压，或者把电容C上的任何负电压驱动到电源负电压。当用时钟驱动时，电路会稳定

模拟
2010-06-22

放大器电平数字触发器 BSP
采用锁相环的时间调整

图3.24给出了CADILLAC时钟相位调整电路的框图。对于大规模生产测试，可能值得构造这样的电路。对于普通的实验测试，则太麻烦了。电路将总线时钟进行N分频，然后通过一个-频率比较器把它与一个同样经过N分频的本地振荡

模拟
2010-06-22

时钟锁相环相移
时钟相位调整的简单电路

图3.23所示的电路，是一个16进制的反相器，用于产生30~160NS的延迟。每一级的延迟时间是5~35NS，具体数值由可变电阻的值决定。每一级的延迟时间不应该超过时钟周期的12%，以保重稳定工作。通过调整延迟级数（2或4）并

模拟
2010-06-22

时钟电路相位同轴电缆

首页上一页 1747 1748 1749 1750 1751 1752 1753 1754 1755 1756 下一页尾页

发布文章

模拟

物联网时代下的印刷领域将迎来新的曙光

物联网全程联动

邬贺铨：物联网还未成摇钱树避免泡沫化

联电私募传尔必达策略结盟

台积电中科太阳能厂年底盖

联电尔必达力成合攻3D IC

联电：3D IC会全面扩及各应用拼完整解决方案

以测试工序提高SRAM制造误差容限，东京大学与STARC开发

东芝等开发出三维FPGA，将SRAM层积在逻辑IC上使芯片面积减半

东京大学等在厚度不到10μm的晶圆上形成FeRAM和逻辑电路

Cadence宣布与台积电在28奈米先进制程最新合作

亚稳态的错误率分析

数字触发器原理与亚稳态特性

采用锁相环的时间调整

时钟相位调整的简单电路

活动预告

论坛

相关标签

课程视频